基于CPLD逆变器并联载波同步的分析与设计
基于CPLD的大功率逆变电源并联控制器
３２９
２００６．４ Ｖｏｌ．３０ Ｎｏห้องสมุดไป่ตู้４
U −U I = r + jω ( L + M ) U −U I = + r jω ( L + M ) （１） = − ( ω ) U I R j M Á U = U − I j ω ( − M ) U −U I = + + ω (L + L + 2M ) r r j I = I + I ・・ ・ ・ Ｉ ２ 分 别 表 示 两 台 逆 变 电 源 电 流 的 有 效 值 相 量 ； Ｕ１、 Ｕ２ 式 中 ： Ｉ １、
１ 逆变电源并联工作需解决的关键技术
逆变电源的并联比一般的直流电源的并联要复杂得多， 最重要的就是要保证各台逆变电源的输出功率分配均匀， 即 达 到 均 流 的 要 求 。 因 此 ， 必 须 满 足 以 下 三 个 条 件 ［１］ ： （１） 并 联 运 行 的 各 台 逆 变 电 源 的 输 出 电 压 的 瞬 时 幅 值 相 等 ； （２） 并 联 运 行 的 各 台 逆 变 电 源 的 输 出 电 压 的 频 率 相 等 ； （３） 并 联 运 行 的 各 台 逆变电源的输出电压的相位一致。
多台逆变电源并联运行不仅可以扩大电源的容量， 而且 可以组成并联冗余系统以提高系统的可靠性， 比单台大功率 逆变电源具有更多的优点。然而逆变电源并联工作相对于直 流电源并联要复杂得多， 需要解决负载均衡、同步等关键技 术。 多台逆变电源投入运行时， 相互间的频率、 相位、 瞬时电压 幅值必须达到一致或小于容许误差， 功率的分配包括有功和 无功功率的平均分配， 即均流包括有功和无功两部分。 当控制 不当时， 整个供电系统容易出现功率输出不均衡， 以至于在任 意两台逆变电源之间形成较大的环流， 过大的环流使逆变电 源的开关功率器件的负担加重， 发散的环流将使得电源并联 论文通过分析环流产生原 系统崩溃， 导致对负载供电的中断。 因及其危害， 应用控制与保护相结合的策略， 对环流进行有效 抑制。 理想状况下当并联运行的逆变电源输出电压的瞬时幅 值、 频率以及相位一致时逆变电源电压差为零。 在实际逆变电 源并联系统中， 由于电路参数的差异， 负载的经常变化或者控 制系统的固有特性等原因， 逆变电源输出电压的瞬时值往往 不可能完全相等， 从而产生压差， 形成环流。瞬时电压幅值有 差异时会出现环流， 部分逆变单元吸收无功功率， 另一部分输 出无功功率； 存在相差时， 逆变单元之间会出现较大的环流， 主要为有功环流， 相差太大时有可能使逆变器工作在整流状 态。 只有并联运行逆变电源输出瞬时电压幅值、 频率和相位相 一致或在容许误差范围内， 才能有效地消除环流， 保证并联逆 变 电 源 的 正 常 运 行 及 负 载 的 正 常 工 作 ［２］ 。
基于CPLD的多电平逆变器的驱动脉冲发生电路的设计
摘要本文主要介绍了多电平逆变器的发展情况和拓扑结构。
其中级联式多电平逆变器因其直流侧采用相互分离的直流电源，不存在电压均衡问题，而且其H桥单元结构的模块化设计更适合于5电平以上的多电平逆变场合。
因此，本论文以五电平逆变器单桥臂为应用对象。
对于超过三电平的电路结构，现有的嵌入式处理器本身提供的PWM通道显然不够用，而CPLD具有I/O口多、设计灵活、规模大和速度快的优点，可以满足多电平的需要。
为此本文采用CPLD设计了多电平变换器用脉冲发生器实现方案。
其中硬件部分采用PROTEL软件来进行原理设计和PCB制作，软件部分采用QUARTUS软件工具，利用VHDL等硬件描述语言完成PWM脉冲生成的程序的编程，并对软硬件进行了调试，提高了集成度，降低开发成本，提高了系统的可靠性。
关键词：多电平逆变器，PWM，VHDL，CPLDABSTRACTThis paper introduces the multi-level inverter and the development of topology. Which cascaded multi-level inverter DC side of their mutual separation using DC power, there is no voltage balancing problem, and its modular unit structure H bridge design is more suitable for more than 5 levels of multi-level inverter occasions. Therefore, this thesis single five-level inverter bridge arm for the application object. For more than three-level circuit structure, the existing embedded processor itself the PWM channel is clearly not enough, the CPLD is I / O port and more flexible design of the scale and speed advantages of multi-level meet the needs. To this end this paper, CPLD design of power converters using pulse generator implementations. The hardware part of the principle of using PROTEL software for PCB design and production, quartus software tools applied to the software, using VHDL hardware description language such as PWM pulse generated by the completion of the programming, and debugging software and hardware, improved integration, reduced development costs, improve system reliability.KEY WORDS：Multi-level inverter, PWM, VHDL, CPLD目录1 绪论 (1)1.1多电平逆变器的发展背景 (1)1.2多电平逆变器PWM控制技术的研究现状 (5)1.3 本课题的研究内容及意义 (5)2系统总体方案介绍 (7)2.1总体方案介绍 (7)2.2系统整体框图 (9)2.3小结 (9)3系统硬件设计 (11)3.1模块介绍 (11)3.2 硬件电路板设计 (15)3.3小结 (19)4系统的软件设计 (20)4.1 编程环境简介 (20)4.2 软件设计思路 (21)4.3 各个软件模块介绍 (21)4.4编制的软件总图 (25)4.5小结 (25)5系统软硬件调试 (26)5.1 仿真验证 (26)5.2引脚分配 (27)5.3 下载验证 (27)5.4 实验结果 (28)6 结论 (30)6.1总结 (30)6.2展望 (30)参考文献 (31)致谢 (33)1 绪论1.1多电平逆变器的发展背景近年来，多电平逆变器在高压大功率场合的应用受到越来越多的关注，各种电路拓扑结构及控制方法纷纷被提出和研究。
基于CPLD的并网光伏发电控制器设计
基于CPLD的并网光伏发电控制器设计周殿凤【摘要】运用可编程逻辑器件CPLD设计了一款并网光伏发电控制器。
该控制器由CPLD开发平台、温度传感器、接口电路组成，充电采用 PWM方式控制。
该控制器具有自动运行、双向切换的功能，可杜绝孤岛效应，并可对蓄电池的充放电进行保护。
%Controller of grid-connected photovoltaic power was designed with efficient complex programmable logic device. The controller is composed of the development platform of CPLD and temperature sensor and interface circuit. Battery charging adopted PWM model. The controller can run automatically, can prevent islanding effect, and can protect batter charge and discharge.【期刊名称】《唐山师范学院学报》【年(卷),期】2013(000)005【总页数】2页(P44-45)【关键词】CPLD;并网;光伏发电;控制器【作者】周殿凤【作者单位】盐城师范学院物电学院，江苏盐城 224001【正文语种】中文【中图分类】TK519太阳能光伏发电系统的运行方式包括独立运行和并网运行。
切换型并网光伏发电系统具有自动运行、双向切换的功能。
一方面，当光伏发电系统因多云、阴雨天及自身故障等导致发电量不足时，切换器能自动切换到电网供电一侧，由电网向负载供电；另一方面，当电网因为某种原因实然停电时，光伏系统可以自动切换使电网与光伏系统分离，成为独立光伏发电系统工作状态[1]。
切换型并网发电系统带有储能装置，当电网出现停电、限电及故障时，可独立运行，正常向负载供电。
逆变器单元用LCL滤波器的并联系统性能分析_图文.
第2 期阚加荣，等：逆变器单元用 LCL 滤波器的并联系统性能分析 L11 iL1 L12 io1 iC1 觶 U io ZL iC2 L22 iL2 C21 觶2 U L21 95 3 逆变器并联系统对高频率环流的抑制从前面的分析可知，Ⅰ型滤波器的电感值和电容值与Ⅱ型滤波器的电感值之和和电容值相等时，Ⅰ型和Ⅱ型逆变器的输出基波电压外特性一致，而且额定负载时Ⅱ型逆变器输出电压的 THD （总谐波含量）值较小，因此就单台逆变器的性能而言，Ⅱ型逆变器要稍优于Ⅰ型逆变器。
本文将研究Ⅱ型逆变器作为并联单元以抑制高频环流作为一个重点。
图 9 （ a ）给出了并联系统在高次谐波时的等效电路，图中 U 1 和 U 2 为单台逆变 U 为并联系器的输出电压中的某一高频电压分量，统输出的该频率电压。
根据电路戴维南定理，可将图 9 （ a）简化为图 9 （ b ）的形式，其中 Z LCLO1 和 Z LCLO2 为由式（ 11 ）确定的逆变器在该频率下的等效输出阻抗。
· · · · ·觶1 U C11 （ a）Ⅱ型逆变器并联系系统高频等效电路 ZLCO1 io1 觶1 U s2L11L11+1 觶 U io ZL ZLCO2 io2 觶2 U s2L21L21+1 （ b）Ⅱ型逆变器并联系系统高频简化电路图9 Fig. 9 逆变器并联系统高频段等效电路 The equivalent circuit of parallel inverters in high frequency 由图 9 可以得出Ⅱ型逆变器并联系统在该频率下环流的大小，即 ·｛［ U1 －［ s3 L11 L12 C11 + s2（2ZL L11 C11 ） + s（L11 + L12 ） +2ZL ］ U2 ｝ s3 L21 L22 C21 + s2 （2ZL L21 C21 ） + s（L21 + L22 ） +2ZL ］ I hLCL = ， 6 5 4 3 2 2（k6 s + k5 s + k4 s + k3 s + k2 s + k1 s）（14） k5 = Z L （ L11 L12 L21 C11 C21 + L21 L22 L11 C11 C21 ；k6 = L11 L12 L21 L22 C11 C21 。
使用VHDL设计基于CPLD_FPGA逆变电源的PWM波形_刘松
则进入 S2 状态 ;S2 状态中 , PWM 的 A 路输出为 0 , B 路输出为 1 , 延时一段时间 , 时间到则进入 S3 状态 ; S3 状态中 , 双路输出均为 0 , 延时一段时间 , 时间到 则进入 S4 状态 ;S4 状态中 , PWM 的 A 路输出为 1 , B 路输出为 0 , 延时一段时间 , 时间到则进入 S1 状态 ; 如上反复循环 。 这种方法程序的结构清晰 , 但其实 时性较差 , 程序的计数器过多 。(2)四段采用不同的 计数延时设计 , 程序结构简单 , 但实时性 、同步性都 较差 , 一般不采用此方案 。(3)采用 ROM 构架 , 将每 个块文件的值放在一个形如 ROM 的结构中 , 程序运 行时 , 读取存储的值即可得到对应的输出 , 这种方法 实时性较好 , 但要占用一定的存储资源 。 事实上 , 由 于 CPLD/FPGA 中设计 有 EAB , 因此十 分便于 采用 ROM 的结构设计实时性较好的 PWM 波形 。
刘 松
0 序 言
目前 , 逆变电源常常使用专用的芯片如 TL494 、 SG3525 等来产生 PWM(脉冲宽度调制)波形 , 并由其 通过反馈信号来实现对 PWM 波形 的宽度的调节 , 从而获得稳定的输出 。 当控制电路设计完成后 , 就 是一个相对独立的系统 , 调节 、控制方式不能 再更 改 , 系统的总体协调功能差 。 近几年 , 基于微机控制 的逆变系统主要采用单片机或 DSP(数字信号处理 器)控制 。 采 用单片 机的 系统 若使用 定时 器产 生 PWM , 由于中断的特点 , 使输出的 PWM 的脉宽容易 发生改变 , 从而影响输出电压的精度 。 如 MCS51 系 列 , 中断响应为 3 ～ 8 个机器周期 , 用 6 MHz 的晶振 , 机器周期为 2 μs , 逆变器工作频率为 20 kHz , 工作周 期 50 μs , 则误差范围为 12 %～ 32 %;此外 , 单片机对 系统调节的实时性差(96 系列的机型也不能满足要 求), 因 此单 片 机构 成 的系 统一 般 需 要外 接 产 生 PWM 的芯片 , 单片机主要用于协调系统的工作及输 出显示 。 专用 DSP 的 系统 的实时 性好 , 但 灵活 性 差 , 通用的 DSP 系统总体控制 、协调性能不是很好 , 而且 DSP 开 发 过程 比 较 复 杂 , 开 发 工 具 价 格 昂 贵[ 1] 。
用CPLD实现BPSK的载波同步
用CP LD 实现BPSK 的载波同步赵顺珍(青海民族学院电子工程与信息科学系,青海省西宁市810007)【摘 要】 介绍了用CP LD (复杂可编程逻辑器件)实现BPSK (二进制相移键控)传输系统中判决反馈锁相环的方法。
在简单介绍判决反馈锁相环法的工作原理的基础上,重点介绍判决反馈锁相环法的CP LD 的实现方法;给出用AHDL 语言编写的程序源代码和试验结果。
关键词:载波同步,判决反馈锁相环,CP LD,BPSK中图分类号:T N919.1收稿日期:2005201231;修回日期:2005203211。
0 引 言在数字通信中,当采用同步解调或相干检测时,接收端需提供一个与发射端调制载波同频同相的相干载波,获得相干载波的过程称为载波提取或载波同步。
在BPSK (二进制相移键控)传输系统中常采用判决反馈锁相环法实现载波同步。
判决反馈锁相环又称科斯塔斯(Costas )环,由科斯塔斯于1956年提出。
本文介绍用CP LD (复杂可编程逻辑器件)实现判决反馈锁相环的方法。
在简单介绍判决反馈锁相环法的工作原理的基础上,重点介绍判决反馈锁相环法的CP LD 的实现方法,给出用AHDL 语言编写的程序源代码和试验结果。
1 判决反馈锁相环法的工作原理判决反馈锁相环结构如图1所示。
图1 判决反馈锁相环结构接收信号R (t )为一BPSK 信号,可用下式表示:R (t )=A (t )cos (2πf c t +φ)(1)式中:A (t )为电平值等于+1V 或-1V 的数字信号;f c 为载波频率;φ为载波初相。
为简化推导过程,假设信道噪声为0。
两个乘法器对R (t )进行DS B (双边带)解调,加于两个乘法器的本地信号为VCO (压控振荡器)的输出信号和它的正交信号,因此,v 1=R (t )cos (2πf c t +^φ)= 12A (t )cos Δφ+倍频项(2)v 2=R (t )sin (2πf c t +^φ)= 12A (t )sin Δφ+倍频项(3)式中:Δφ=^φ-φ;倍频项由相乘之后的低通滤波器滤除。
基于CPLD-FPGA的电源逆变控制电路的设计
摘要：针对传统的逆变电源设计所采用的设计方法中存在的不足与缺陷，本文采用了基于CPLD的电子自动化设计技术，对逆变电源控制电路重新进行了设计，给出了硬件控制主电路的设计方案，并且采用Verilog HDL硬件编程语言完成了FPGA功能模块的设计。
这些工作对于采用用CPLD/ FPGA设计逆变电源控制电路，提高逆变电源的可靠性和便携性，都具有一定的借鉴意义。
关键词：CPLD-FPGA；逆变控制；脉宽调制1引言随着微电子技术的发展，可编程逻辑器件由于速度快，集成度高，编程方便，保密性强而越来越受到系统设计者的青睐。
传统逆变器的控制电路是由数字电路或专用芯片构成的，因此存在着设计复杂、体积大、抗干扰能力差等问题。
可复杂可编程逻辑器件(CPLD)的出现，为解决上述问题提供了有力的手段。
本文采用Altera公司的Cyclone II系列FPGA芯片实现了基于移相PWM全桥控制模式的脉宽调制输出实现了大功率逆变电源的设计，简化了控制电路，提高了可靠性。
2控制电路的设计由于在传统的逆变电源中一般采用的都是逆变器—工频变压器—滤波器的结构，使得整个逆变电源又大又笨重，难以达到人们对现代电源高功率密度、高效率、高可靠性、小型轻量化的要求。
为了克服传统逆变器的缺点，现代电子技术开始采用CPLD-FPGA电子自动化设计技术设计逆变电源控制电路，从控制精度、控制可靠性等方面都有了很大的提升。
把FPGA/CPLD应用于嵌入式控制系统，同单片机结合起来，更能体现其在系统可编程、使用方便灵活的特点。
本文设计实现的数字化逆变电源控制电路，是利用单片机与可编程逻辑器件共同构建数字控制系统。
如下图所示，为该控制电路的原理示意图。
本设计采用的可编程逻辑芯片为Altera公司的Cyclone II系列的EP2C5T144C8的FPGA芯片，单片机部分选用富士通公司的16位增强型单片机MB90F352S。
图1 电源逆变控制主电路原理图该逆变电源的主要控制思想为：系统通过霍尔电流反馈实时采样输出电流信号，将反馈通过16位富士通单片机中自带的10位A/D转换（最快转换速率达3μs），将模拟量转换为数字量并实时送入FPGA中。
基于CPLD的大功率逆变电源控制电路设计
９４
文献［１］较详细地介绍了基于 ＣＰＬＤ 的多重叠加 移相控制逆变器的设计。实验发现，采用该控制方 法，在动态过程中同时调节两组逆变器的角度，不仅 响应速度不快，稳定性也不太好，同时需要占用很大 的 ＣＰＬＤ 资源。由于 ＩＧＢＴ 在零电平下关断需要一 定的时间，采用该文介绍的软启动方法，并不能很好 地实现软启动。
９３
第 ４１ 卷第 １ 期
电力电子技术
Ｖｏｌ．４１， Ｎｏ．１
２００７ 年 １ 月
Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ
Ｊａｎｕａｒｙ， ２００７
得到后组逆变器 Ｂ 的相位基准信号 ｂ１ 后，采 求的精确的数学关系；②在输入电压较高时，母线电
用与固定信号发生器类似的方法，经过较简单的比 压较高，移相角较大，而满载时两逆变器间的移相角
图 ７ 实验波形
５ 结束语
试验表明，该逆变电源具有良好的稳态特性和 动态特性，可以满足工程应用的需要。由于在动态 调节过程中，只调节一组逆变器的角度，会引起输出 电压相位的暂时变化。ＣＰＬＤ 作为近几年兴起的一 种优秀的可编程逻辑器件，其众多的优点非常符合 逆变器控制电路设计的需要。采用 ＣＰＬＤ 可极大地 提高逆变器控制电路的设计水平。使得系统能较好 地兼顾可靠性和小型化、低成本和高性能等多方面 日益提高的要求，具有广阔的应用前景。
基于 ＣＰＬＤ 的大功率逆变电源控制电路设计
能设计在 ＱｕａｒｔｕｓⅡ５．０ 下通过 Ｖｅｒｉｌｏｇ ＨＤＬ（硬件描 变器的软启动。由图 ３ 仿真波形可见，ｓｔａｒｔ＝１ 后，
述语言）完成，仿真波形均由 ＱｕａｒｔｕｓⅡ５．０ 生成。
Ｒｕｎ，ｓｏｆｔｓｔａｒｔ＝１，移相信号 ｃ１ 相位逐渐增大；当 ｃ１
仿真波形。开机后，ｓｏｆｔｓｔａｒｔ＝１，逻辑组合 ｑａ０１ 和
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基于CPLD逆变器并联载波同步的分析与设计
白雪飞;胡国文
【摘要】采用数字控制的多台逆变器并联时,由于各自载波不同步会形成高频环流,严重影响系统的稳定性和增加损耗.给出了一种基于CPLD实现载波同步的方法,结合DPLL技术能够使从机在一个开关周期里跟踪主机同步信号,克服了传统载波同步方法效率低、抗干扰性差等缺点.在两台50 kW逆变器并联实验平台上进行实验验证,结果表明该载波同步方法动态响应速度快、稳定性好.
【期刊名称】《电源技术》
【年(卷),期】2015(039)003
【总页数】3页(P581-582,590)
【关键词】逆变器并联;载波同步;DPLL;CPLD;稳定性
【作者】白雪飞;胡国文
【作者单位】盐城工学院电气工程学院,江苏盐城224000;盐城工学院电气工程学院,江苏盐城224000
【正文语种】中文
【中图分类】TM464
多模块并联实现大容量电源系统是当今电源技术的发展方向。
多模块并联各模块功率开关管的电流应力降低，从根本上保证了可靠性[1]。
对于逆变器并联，各模块输出电压幅值相等、频率一致、相位同步，并且尽可能减小模块内部的环流。
对于采用数字控制的多台逆变器，载波由内部PWM模块产生，由于上电时间等
随机问题，会造成各逆变器载波不同步。
逆变器并联时，载波不同步会引起高频环流，严重影响系统的稳定性和增加系统损耗[2]。
目前，传统载波同步是通过DSP
或通讯来实现[3]，采用DSP实现是用主机同步信号直接触发从机PWM，由于同步信号一般为高频信号，所以该方法抗干扰性差；通讯方式会引入通讯延时，降低了控制的精度。
本文基于CPLD给出一种新型载波同步方法，其内部嵌入了
DPLL[4]，提高了系统抗干扰性，且能够在一个开关周期使从机跟踪主机同步信号。
此外，本文根据开关频率动态修改载波同步参数，增加载波同步的范围。
以3台逆变器并联系统为例，图1给出了载波同步原理图。
载波同步让从机跟踪主机发出的同步信号，使从机和主机的载波相位一致，从而消除载波不同步带来的高频环流，提高系统稳定性和减少系统损耗。
图1中，#1号逆变器为主机，#2、#3号为从机。
主机PWM计数器根据预先设置点每隔一个开关周期产生一个脉宽很窄的同步信号)，其经过载波同步处理模块后，产生一个与)同频同相的信号)，该信号被送至从机，并触发其DSP的PWM模块，获得与主机相位一致的三角载波。
传统的载波同步技术是将直接送至从机，由于)具有高频和
脉宽窄等特性，所以带来抗干扰性差、不易捕捉等问题。
针对上述问题，本文给出的载波同步方法主要完成如下功能：内嵌DPLL环节，将)经过数字锁相环处理，
提高系统抗干扰能力；放大)的脉宽，便于同步信号的捕捉；增加锁相故障，提高
系统稳定性；动态修改同步参数，增加载波同步跟踪频率的范围。
图2所示为本
文给出的载波同步方法结构框图。
图2中，为从机反馈的同步信号，其与脉宽放
大后的信号构成故障判断模块的输入，在主从机无同步脉冲或主从机长时间不同步时，输出故障信号。
本文给出的载波同步方法关键部分为DPLL环节，图3给出其结构框图。
可以看出，DPLL由鉴相器、K模计数器、脉冲加减控制器和分频器组成。
1、2对应和上升沿时刻，经鉴相器可获得其相位关系，并输出超前或滞后脉冲；K模计数
器对其进行滤波处理，输出超前和滞后修正时间upf和downf，作为脉冲加减控
制器的输入，对时钟脉冲进行扣除或添加处理，输出频率为的信号，经过分频后为。
为系统时钟周期，分别为K模计数器和脉冲加减控制器提供时钟。
令和相位差为△，则：
当超前表示式为：
式(2)中，当与的关系为：
bottom、top为设置的上、下限值。
当鉴相器输出超前或滞后脉冲在bottom和top之间时，认为是无效的。
upf和downf为加减脉冲控制器的输入，令为开关
频率，为加减脉冲控制器输出信号频率，则：
式中为系统时钟频率。
当时，m等于N，经过N分频器后输出信号频率为超前或滞后时，通过调整m大小来修正的相位。
由于鉴相器在前一个开关周期能够精确获取相位的大小和方向，所以在下一个开关周期能够修正相位，使其跟踪。
从式(4)中可以看出，如果动态
修改分频系数，便可实现对不同开关频率的跟踪。
本文给出的逆变器并网系统采用DSP+CPLD控制，CPLD主要完成载波同步处理，图4给出了从机系统总体框图。
DSP选用F28335，CPLD采用Alter公司的EPM1270-T144C5。
图4采用总线
传输方式获取当前开关频率，并实时修正分频系数；载波同步模块输入为主机发送的同步信号和DSP EPWM模块反馈信号，输出信号直接送至EPWM同步输入端。
根据前文的分析，鉴相器采用边沿方式实现，令MasterP和SlaveP分别标记主
从机同步信号下降沿时刻，其值与相应操作如表1所示。
K模计数器为双向可逆计数器，在相位超前或滞后时分别向上或向下计数，当计数值超过设定的top和bottom时，认为当前脉冲有效，模值K取值会影响跟踪速
度和滤波效果，实际取16，对应时间为530 ns。
为了简化设计，本文将脉冲加减
计数器和分频器合并，其实现原理如表2所示。
upf、downf为超前和滞后时间，Count为分频计数器。
当upf、downf均为0时，主从机信号同步，计数器按原先步长增加；当upf等于0、downf大于0时，从机滞后主机，计数器加大步长，提前结束本次分频周期；当upf大于0downf
等于0时，从机超前主机，计数器不增加，起到延时本次分频周期效果；对于故
障模块，本文分无同步信号和长时间信号不同步两种故障，由于故障的判断原理比较简单，所以不再详细介绍。
实验平台选择2台50 kW的三相逆变器，开关管为IGBT，滤波电感为0.3 mH，滤波电容为150μF，开关频率为8 kHz。
图5所示为有/无载波同步时的环流波形。
为环流，对比图5(a)和(b)可以看出，当采用载波同步时，环流中高频分量被有效
地抑制。
图6 给出了基于CPLD实现的载波同步波形。
图中，()为主机发送的同步信号，()
为载波同步模块输出的同步信号，通过测量，()和()上升沿间隔为298 ns，对于8 kHz开关频率，误差为0.24%。
可见本文给出的载波同步方法能够使从机精确跟
踪主机同步信号。
感退出饱和，将电流钳在零位，使滞后桥臂实现零电流开关。
仿真验证了所选ZVZCS电路能很好地体现其软开关特性，减少了电路中器件的开关损耗。
逆变器并联时，载波同步可以消除高频环流，提高系统的稳定性。
常规载波同步方法具有效率低、抗干扰性差等缺点。
本文基于CPLD给出一种新型载波同步方法，其内嵌了DPLL算法，通过分析和实验验证得出如下结论：
(1)增加了K模计数器，就有滤波的效果，提高系统抗干扰能力；
(2)能够在一个开关周期使从机跟踪主机的同步信号，动态响应快；
(3)具有动态修正同步参数的功能，增加了同步跟踪频率的范围；
(4)采用该方法可以明显减少逆变器并联时的高频环流。
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