表决器实验报告

电子系

实验报告

学生姓名：班级：学号：

课程：数字电路与逻辑设计

一．实验题目：表决器的设计

二．实验地点：

三．实验目的：

1、掌握表决器的逻辑功能与使用方法。

2、学习用74LS138译码器构成组合逻辑电路的方法。

3、掌握在QuartusⅡ软件中，用Verlog HDL语言编写表决器电路的源代码。

学会用Multisim软件测试出工作波形图。

四．实验内容：

1、表决器的功能是实现表决结果与多数人意见相同，用‘0’表示反对，用‘1’

表示赞成。

2、表决器的真值表：

一、实验环境（使用的软硬件）：

1、硬件：PC机一台

2、软件：QuartusII5.0集成开发环境

二、实验步骤及操作：

表决器的表达式：y=((AB)’(BC)’(AC)’)’表决器电路的源代码如下：

module biaojueqi(y,a,b,c);

input a,b,c;

output y;

wire ab,ac,bc;

nand (ab,a,b);

nand (ac,a,c);

nand (bc,b,c);

nand (y,ab,ac,bc);

endmodule

三、实验结果：

波形仿真的结果：

用multisim软件进行工作波形图测试的结果：

四、实验总结及心得体会：

通过此次实验，我学会了quartusⅡ和multisim软件的使用，掌握了74LS138译码器的使用方法，加强了对这些知识的了解和熟练地使用VerlogHDL语言来表示逻辑关系。

五、对本实验过程及方法、手段的改进建议：

无

报告评分：

指导教师签字：批阅日期：

注意：

●实验报告以纸质文档形式上交。实验报告将记入平时成绩；

●每次实验开始时，交上一次的实验报告，否则将扣除此次实验成绩。