第四讲 基本逻辑门版图设计
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最新基本逻辑门电路及符号..PPT课件
17.03.2021
9
2. 逻辑状态赋值 在数字电路中，用逻辑0和逻辑1分别表示输入、
输出高电平和低电平的过程称为逻辑赋值。 经过逻辑赋值之后可以得到逻辑电路的真值表，
便于进行逻辑分析。
17.03.2021
10
4. 非门（反相器）
1. 电路
非门 (a) 电路 （b）逻辑符号
17.03.2021
2. 工作原理
9 循环移位指令执行后结果（注意左/右、是否带 CF及移位次数）；
10 CMP指令执行后，结果及状态如何？
二、填空题（每空1分，共20分）
1 CPU内部结构（EU与BIU）；
2 基本总线周期长度（T1、T2、T3、TW*、T4）； 3 M分类，M存储单元最大数；
4 CPU与I/O接口之间交换信息种类，它们进入 CPU是通过AB/DB/CB中哪种总线？数据信号 分类，I/O端口最大数；
集成门电路：把构成门电路的元器件和连线都
制作在一块半导体芯片上，再封装起来，便构成了
集成门电路。现在使用最多的是CMOS和TTL集成门
电路。 17.03.2021
2
1. 二极管与门电路
1. 电路
2. 工作原理
A、B为输入信号 （+3V或0V）
F 为输出信号 VCC＝+12V
表2-1 电路输入与输出电压的关系
若在内存缓冲区中有一个数据块,起始地址为BLOCK,数据块中 的数据有正负,要求把其中的正负数分开,分别送至同一段的两个缓 冲区,存放正、负数的起始地址分别为PLUS、MINUS.
START： MOV SI， OFFSET BLOCK MOV DI， OFFSET PLUS MOV BX，OFFSET MINUS MOV CX，COUNT
门电路及组合逻辑电路ppt课件.ppt
二-十进制代码：用4位二进制数b3b2b1b0来表示十进 制数中的 0 ~ 9 十个数码。简称BCD码。
用四位自然二进制码中的前十个码字来表示十进制数码， 因各位的权值依次为8、4、2、1，故称8421码。
2421码的权值依次为2、4、2、1；余3码由8421码加0011 得到；格雷码是一种循环码，其特点是任何相邻的两个码字， 仅有一位代码不同，其它位相同。
即：(5555)10＝5×103 ＋5×102＋5×101＋5×100 又如：(209.04)10＝ 2×102 ＋0×101＋9×100＋0×10－1＋4 ×10－2
（1）数制：二进制
数码为：0、1；基数是2。 运算规律：逢二进一，即：1＋1＝10。 二进制数的权展开式： 如：(101.01)2＝ 1×22 ＋0×21＋1×20＋0×2－1＋1 ×2－2
A
&
B
≥1 &
C
&
D
(a) 与或非门的构成
A
FB C
& ≥1 F
D
(b) 与或非门的符号
F AB CD
4、异或
异或是一种二变量逻辑运算，当两个变量取值相同时， 逻辑函数值为0；当两个变量取值不同时，逻辑函数值为1。
异或的逻辑表达式为： L A B
“异或”真值
表 输入
输出
A
B
L
A
=1
0
0
0
0
常用 BCD 码
十进制数 8421 码 余 3 码 格雷码 2421 码
0
0000 0011 0000 0000
1
0001 0100 0001 0001
2
0010 0101 0011 0010
用四位自然二进制码中的前十个码字来表示十进制数码， 因各位的权值依次为8、4、2、1，故称8421码。
2421码的权值依次为2、4、2、1；余3码由8421码加0011 得到；格雷码是一种循环码，其特点是任何相邻的两个码字， 仅有一位代码不同，其它位相同。
即：(5555)10＝5×103 ＋5×102＋5×101＋5×100 又如：(209.04)10＝ 2×102 ＋0×101＋9×100＋0×10－1＋4 ×10－2
（1）数制：二进制
数码为：0、1；基数是2。 运算规律：逢二进一，即：1＋1＝10。 二进制数的权展开式： 如：(101.01)2＝ 1×22 ＋0×21＋1×20＋0×2－1＋1 ×2－2
A
&
B
≥1 &
C
&
D
(a) 与或非门的构成
A
FB C
& ≥1 F
D
(b) 与或非门的符号
F AB CD
4、异或
异或是一种二变量逻辑运算，当两个变量取值相同时， 逻辑函数值为0；当两个变量取值不同时，逻辑函数值为1。
异或的逻辑表达式为： L A B
“异或”真值
表 输入
输出
A
B
L
A
=1
0
0
0
0
常用 BCD 码
十进制数 8421 码 余 3 码 格雷码 2421 码
0
0000 0011 0000 0000
1
0001 0100 0001 0001
2
0010 0101 0011 0010
《逻辑门电路 》课件
能：输入全为1时输出 为0，其他情况输出为1
符号表示：通常用"NAND"表 示
真值表：列出所有输入和输出 组合的真值表
应用：常用于实现逻辑运算， 如与、或、非等
逻辑功能：输入全为1时输出为0，其他情况输出为1 符号表示：输入端A、B，输出端Y 真值表：列出所有输入输出组合及其对应的输出值 应用：用于实现逻辑运算、控制电路等
实现逻辑运算：与、或、非等 基本逻辑运算
控制信号：控制电路的通断、 开关等
数据处理：处理二进制数据， 实现数据传输、存储等
构建复杂电路：通过组合逻辑 门电路，构建更复杂的电路系 统
PART THREE
功能：实现逻辑与 运算
输入：两个输入信 号
输出：一个输出信 号
真值表：当两个输 入信号均为1时， 输出为1；否则输 出为0。
低功耗技术的挑 战与机遇
低功耗技术的未 来展望
人工智能：逻辑门电路是实现人工智能的关键技术之一，未来将在智能机器人、智能语音识别等领域发挥重要作 用。
物联网：逻辑门电路是实现物联网的关键技术之一，未来将在智能家居、智能交通等领域发挥重要作用。
量子计算：逻辑门电路是实现量子计算的关键技术之一，未来将在量子通信、量子加密等领域发挥重要作用。
生物科技：逻辑门电路是实现生物科技的关键技术之一，未来将在基因编辑、生物制药等领域发挥重要作用。
汇报人：
小型化趋势：随着半导 体技术的发展，逻辑门 电路的尺寸越来越小， 提高了集成度和性能
技术挑战：如何实现 更高集成度和更小尺 寸的逻辑门电路，同 时保证性能和可靠性
应用前景：随着物联 网、人工智能等新兴 技术的发展，逻辑门 电路的集成化和小型 化将更加重要。
低功耗技术在逻 辑门电路中的应 用
符号表示：通常用"NAND"表 示
真值表：列出所有输入和输出 组合的真值表
应用：常用于实现逻辑运算， 如与、或、非等
逻辑功能：输入全为1时输出为0，其他情况输出为1 符号表示：输入端A、B，输出端Y 真值表：列出所有输入输出组合及其对应的输出值 应用：用于实现逻辑运算、控制电路等
实现逻辑运算：与、或、非等 基本逻辑运算
控制信号：控制电路的通断、 开关等
数据处理：处理二进制数据， 实现数据传输、存储等
构建复杂电路：通过组合逻辑 门电路，构建更复杂的电路系 统
PART THREE
功能：实现逻辑与 运算
输入：两个输入信 号
输出：一个输出信 号
真值表：当两个输 入信号均为1时， 输出为1；否则输 出为0。
低功耗技术的挑 战与机遇
低功耗技术的未 来展望
人工智能：逻辑门电路是实现人工智能的关键技术之一，未来将在智能机器人、智能语音识别等领域发挥重要作 用。
物联网：逻辑门电路是实现物联网的关键技术之一，未来将在智能家居、智能交通等领域发挥重要作用。
量子计算：逻辑门电路是实现量子计算的关键技术之一，未来将在量子通信、量子加密等领域发挥重要作用。
生物科技：逻辑门电路是实现生物科技的关键技术之一，未来将在基因编辑、生物制药等领域发挥重要作用。
汇报人：
小型化趋势：随着半导 体技术的发展，逻辑门 电路的尺寸越来越小， 提高了集成度和性能
技术挑战：如何实现 更高集成度和更小尺 寸的逻辑门电路，同 时保证性能和可靠性
应用前景：随着物联 网、人工智能等新兴 技术的发展，逻辑门 电路的集成化和小型 化将更加重要。
低功耗技术在逻 辑门电路中的应 用
05第四讲ASIC的版图设计方法
2/38
一、全定制设计方法
Full-Custom Design Approach
以人工设计为主 计算机作为绘图与规则检查工具起辅助作用
– 元器件, 最佳尺寸（性能、驱动力、面积） – 拓扑结构, 要有最合理的布局（面积） – 连线, 要寻找到最短路径（延时）
全定制设计IC的特点
– 设计成本高（人工慢、上市时间长） – 制造成本低（面积小） – 性能好（连线短）
• 所有的库单元在入库时都必须进行严格的设计规 则检查和电连接性检查, 确保其万无一失的正确性 和可靠性。
2021/8/22
浙大微电子
33/38
库单元设计中需要注意的地方
1. 单元最上端布以贯穿整个单元的铝线, 作为电源线VDD, 单元最下端布以贯穿整个单元的铝线, 作为地线VSS, 这样在单元拼接时, 电源线和地线就以可以直接分别相连
2021/8/22
浙大微电子
31/38
库单元三种描述方式的意义
• 单元的逻辑符号用以建立逻辑图 • 单元的拓扑版图描述单元版图的外形尺寸、
输入/输出的位置 • 为使单元之间的连线都处于布线通道之内,
单元本身的I/O口必须处于单元的上下两排 • 单元的掩膜版图才是最终的有效制版信息 • 注意每种单元的三种描述之间名称要一一
– 在设计者力所能及的情况下( 时间与正确性的把握)
2021/8/22
浙大微电子
4/38
64路PDP显示扫描驱动芯片
洪慧博士生（2002.9-2007.9）
2021/8/22
浙大微电子
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18 bit 音频 ADC 版图
马绍宇博士生（2003.9-2008.10）
2021/8/22
逻辑门ppt课件
例2-2 : 向2输入与门输入图示的波形，求其输出波 形F。 解：
.
6
2.1.2 或门
实现“或”运算的电路称为或逻辑门，简称或门 。 逻辑或运算可用开关电路中两个开关相并联的例子
来说明
A
B
F AB
0
0
0
0
1
1
1
0
1
1
1
1
.
7
“或”运算的逻辑表达式为： F = A+B “或”运算真值表 :
第二章 逻辑门
内容提要：
（1）数字电路的基本逻辑单元——门电路，及其
对应的逻辑运算与图形描述符号 。 （2）三态逻辑门和集电极开路输出门 。 （3）TTL集成门的逻辑功能、外特性和性能参数 。 （4）CMOS集成门的逻辑功能、外特性和性能参数。
.
1
2.1 基本逻辑门
主要内容：
▪ 与、或、非三种基本逻辑运算 ▪ 与、或、非三种基本逻辑门的逻辑功能 ▪ 逻辑门真值表的列法 ▪ 画各种逻辑门电路的输出波形
“拉电流”工作状态 : “灌电流”工作状态:
扇入系数：指一个门电路所能允许的输入端个数。
扇出系数：一个门电路所能驱动的同类门电路输入 端的最大数目。
扇出系数的计算公式为：
扇出系数IOH或IOL
IIH . IIL
32
.
33
“异或”门真值表 ：
A
B
F AB
0
0
0
0
1
1
1
0
1
1
1
0
.
17
2.2.3 同或门
“异或”运算之后再进行“非”运算，则称为“同 或”运算。实现“同或”逻辑运算的逻辑电路称为 同或门。
.
6
2.1.2 或门
实现“或”运算的电路称为或逻辑门，简称或门 。 逻辑或运算可用开关电路中两个开关相并联的例子
来说明
A
B
F AB
0
0
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0
1
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0
1
1
1
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7
“或”运算的逻辑表达式为： F = A+B “或”运算真值表 :
第二章 逻辑门
内容提要：
（1）数字电路的基本逻辑单元——门电路，及其
对应的逻辑运算与图形描述符号 。 （2）三态逻辑门和集电极开路输出门 。 （3）TTL集成门的逻辑功能、外特性和性能参数 。 （4）CMOS集成门的逻辑功能、外特性和性能参数。
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1
2.1 基本逻辑门
主要内容：
▪ 与、或、非三种基本逻辑运算 ▪ 与、或、非三种基本逻辑门的逻辑功能 ▪ 逻辑门真值表的列法 ▪ 画各种逻辑门电路的输出波形
“拉电流”工作状态 : “灌电流”工作状态:
扇入系数：指一个门电路所能允许的输入端个数。
扇出系数：一个门电路所能驱动的同类门电路输入 端的最大数目。
扇出系数的计算公式为：
扇出系数IOH或IOL
IIH . IIL
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“异或”门真值表 ：
A
B
F AB
0
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2.2.3 同或门
“异或”运算之后再进行“非”运算，则称为“同 或”运算。实现“同或”逻辑运算的逻辑电路称为 同或门。
组合逻辑设计设计基本逻辑门电子技术
组合规律设计-设计基本规律门 - 电子技术1.设计构思设计构思：将基本的规律门电路（非门、2输入与门、2输入或门、3输入与非门、2输入或非门、2输入异或门）集成在一片PAL器件上，构成组合规律电路，以节省空间和成本；六个单独的规律功能，有12个输入端，6个输出端，其基本的规律门为图1；当谈及“高电平有效”或“低电平有效“时，即表明在器件的的输出端是否有一个附加的反向器（非门）。
如高电平有效的器件具有“与-或”结构，而低电平有效的器件具有“与-或-非”结构“高电平有效”或“低电平有效“器件的结构差异基本规律门管脚定义输入端输出端 A B C、D E F、G H I、J、K L M、N O P、Q R2.建立布尔方程反向器：B = /A (1)与门： E = C * D (2)或门： H = F （PAL器件实现的规律具有“积之和”，一般每个乘积项放一行）+ G (3)与非门：L = /(I * J * K) = /I + /J + /K = /I+ /J+ /K (4)或非门：O = /(M + N) = /M * /N (5)异或门：R = P : +: Q = P * /Q+ /P * Q (6)符号“ : +: ”表示“异或”操作12个输入端、6个输出端；10个乘积项3.器件的选择理解规律图在PAL器件中，每个输入量都以“原”和“反”两种形式供应；“乘积项”又叫“与”门。
由于“与”门的输入端可能有很多，画起来比较麻烦。
因此，“乘积项”常用带有“与”门的水平线表示；“输入线”在规律图中是一些垂直线，它们是由输入量驱动的，直接连至“乘积项”。
PAL器件的选择PAL12H6有12个输入端（1-12脚）和6个输出端，其中四个输出端(引脚14-17)有2个“乘积项”连到“或“门，而引脚13和18的输出端有4个“乘积项”连到“或”门，因此引脚13和18可用来实现比其它4个输出引脚更简单的规律功能。
输入的“原”和“反”、“乘积项”和“输入线”的表示尽管在设计时不必关怀这些功能在PAL器件内的具体实现形式，但设计者或许想知道．下图表示了反相器和“与”门在PALl2H6是怎样实现的。
第四讲 基本逻辑门版图设计
31
5. 有源区的图形（与多晶硅交叠处除外）和N+注 入区交集处即形成N+有源区， N+注入区比所交 有源区要大些。
6. 两层半布线 金属，多晶硅可做连线，所注入的有源区也是 导体，可做短连线（方块电阻大）。三层布线 之间，多晶硅和注入有源区不能相交布线，因 为相交处形成了晶体管，使得注入有源区连线 断开。
25
如何画版图 -------用反相器为例说明
26
如何画版图 -------用反相器为例说明
27
如何画版图 -------用反相器为例说明
28
29
30
须解释的问题：
1. 有源区和场区是互补的，晶体管做在有源区处， 金属和多晶连线多做在场区上。 2. 有源区和P+,N+注入区的关系：有源区即无场氧 化层，在这区域中可做N型和P型各种晶体管，此 区一次形成。 3. 至于以后何处是NMOS晶体管，何处是PMOS晶 体管，要由P+注入区和N+注入区那次光刻决定。 4. 有源区的图形（与多晶硅交叠处除外）和P+注 入区交集处即形成P+有源区， P+注入区比所交有 源区要大些。
32
7. 三层半布线 金属1，金属2 ，多晶硅可做连线，所注 入的有源区也是导体，可做短连线（方 块电阻大）。四层线之间，多晶硅和注 入有源区不能相交布线，因为相交处形 成了晶体管，使得注入有源区连线断开。
33
第四讲：基本逻辑门版图设计
1
基本逻辑门的版图设计
2
VDD
IN
OUT
VSS
3
ห้องสมุดไป่ตู้
或非门版图设计：
4
M
VSS
M
VSS
5. 有源区的图形（与多晶硅交叠处除外）和N+注 入区交集处即形成N+有源区， N+注入区比所交 有源区要大些。
6. 两层半布线 金属，多晶硅可做连线，所注入的有源区也是 导体，可做短连线（方块电阻大）。三层布线 之间，多晶硅和注入有源区不能相交布线，因 为相交处形成了晶体管，使得注入有源区连线 断开。
25
如何画版图 -------用反相器为例说明
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如何画版图 -------用反相器为例说明
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如何画版图 -------用反相器为例说明
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须解释的问题：
1. 有源区和场区是互补的，晶体管做在有源区处， 金属和多晶连线多做在场区上。 2. 有源区和P+,N+注入区的关系：有源区即无场氧 化层，在这区域中可做N型和P型各种晶体管，此 区一次形成。 3. 至于以后何处是NMOS晶体管，何处是PMOS晶 体管，要由P+注入区和N+注入区那次光刻决定。 4. 有源区的图形（与多晶硅交叠处除外）和P+注 入区交集处即形成P+有源区， P+注入区比所交有 源区要大些。
32
7. 三层半布线 金属1，金属2 ，多晶硅可做连线，所注 入的有源区也是导体，可做短连线（方 块电阻大）。四层线之间，多晶硅和注 入有源区不能相交布线，因为相交处形 成了晶体管，使得注入有源区连线断开。
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第四讲：基本逻辑门版图设计
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基本逻辑门的版图设计
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VDD
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VSS
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ห้องสมุดไป่ตู้
或非门版图设计：
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VSS
逻辑门电路ppt课件
第3章 逻辑门电路
3.2.1 TTL系列门电路 ◆ TTL（晶体管—晶体管逻辑）门电路只制成单片集成电路。输入级由多发射极晶体管构成， 输出级由推挽电路（功率输出电路）构成。标准TTL与非门如下图所示。
◆ 标准TTL与非门
◆ 电路工作原理
1. 电路组成 2. 逻辑关系 当当3一个个发发射射极极都或接3高个电发平射（极A都、接B、低C电都平 接导通（定U通，+B工A25≈（则、V作0）.有倒B2在V、时置饱，C，工接和晶T作地导体1的状）通 管集态，状T电2）多态必结至发，定处使射其截于T极集止正2晶电，、向体使极T偏4管T电饱置3T饱压和而1一和导 导U通B4，≈0而.7VT，4截U止CE，S2≈输0出.2V端L 为高电平。 UB3≈0.9V，T3截止，UL≈0
带灌电流负载特性:与非门输出uO为低电平 时，带灌电流负载。当输入都为高电平时， 与非门的V2、V5饱和导通，输出uO为低电平 UOL，这时，各个外接负载门的输入低电平电 流都流入（即灌入）V5的集电极，形成了输 出低电平电流。当外接负载门的个数增加时， 流入V5集电极的电流随之增大，输出低电平 稍有上升，只要不超过输出低电平允许的上 限值，与非门的正常逻辑功能就不会被破坏。 设与非门输出低电平时，允许V5最大集电极 电流为ＩOL（max），每个负载门输入低电 平电流为ＩIL时，则输出端外接灌电流负载 门的个数NOL为。NOL＝IOL（max）/IIL
第3章 逻辑门电路
第3章 逻辑门电路
一、学习目的
逻辑门电路是构成数字电路的基本单元。要从内部结构上认识了解逻辑门电路的基本构造和性能 特点，了解逻辑门电路的逻辑关系用分立元件是如何实现的，了解集成门电路的分类和各类集成 逻辑门电路的工作特点及主要参数。
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第四讲：基本逻辑门版图设计
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基本逻辑门的版图设计
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VDD
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或非门版图设计：
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MVLeabharlann S5棒形图6
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与非门
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如何画版图 -------用反相器为例说明
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7. 三层半布线 金属1，金属2 ，多晶硅可做连线，所注 入的有源区也是导体，可做短连线（方 块电阻大）。四层线之间，多晶硅和注 入有源区不能相交布线，因为相交处形 成了晶体管，使得注入有源区连线断开。
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5. 有源区的图形（与多晶硅交叠处除外）和N+注 入区交集处即形成N+有源区， N+注入区比所交 有源区要大些。
6. 两层半布线 金属，多晶硅可做连线，所注入的有源区也是 导体，可做短连线（方块电阻大）。三层布线 之间，多晶硅和注入有源区不能相交布线，因 为相交处形成了晶体管，使得注入有源区连线 断开。
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如何画版图 -------用反相器为例说明
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如何画版图 -------用反相器为例说明
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如何画版图 -------用反相器为例说明
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须解释的问题：
1. 有源区和场区是互补的，晶体管做在有源区处， 金属和多晶连线多做在场区上。 2. 有源区和P+,N+注入区的关系：有源区即无场氧 化层，在这区域中可做N型和P型各种晶体管，此 区一次形成。 3. 至于以后何处是NMOS晶体管，何处是PMOS晶 体管，要由P+注入区和N+注入区那次光刻决定。 4. 有源区的图形（与多晶硅交叠处除外）和P+注 入区交集处即形成P+有源区， P+注入区比所交有 源区要大些。
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基本逻辑门的版图设计
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或非门版图设计：
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如何画版图 -------用反相器为例说明
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7. 三层半布线 金属1，金属2 ，多晶硅可做连线，所注 入的有源区也是导体，可做短连线（方 块电阻大）。四层线之间，多晶硅和注 入有源区不能相交布线，因为相交处形 成了晶体管，使得注入有源区连线断开。
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5. 有源区的图形（与多晶硅交叠处除外）和N+注 入区交集处即形成N+有源区， N+注入区比所交 有源区要大些。
6. 两层半布线 金属，多晶硅可做连线，所注入的有源区也是 导体，可做短连线（方块电阻大）。三层布线 之间，多晶硅和注入有源区不能相交布线，因 为相交处形成了晶体管，使得注入有源区连线 断开。
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如何画版图 -------用反相器为例说明
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须解释的问题：
1. 有源区和场区是互补的，晶体管做在有源区处， 金属和多晶连线多做在场区上。 2. 有源区和P+,N+注入区的关系：有源区即无场氧 化层，在这区域中可做N型和P型各种晶体管，此 区一次形成。 3. 至于以后何处是NMOS晶体管，何处是PMOS晶 体管，要由P+注入区和N+注入区那次光刻决定。 4. 有源区的图形（与多晶硅交叠处除外）和P+注 入区交集处即形成P+有源区， P+注入区比所交有 源区要大些。