《计算机组成原理》第三章课后题参考答案
计算机组成原理—习题解答(第三章)
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第三章 3.9
3.9 在DRAM存储器中为何将地址分为行地址和列地址？ 采用这种双向地址后，需要增加哪些器件？给DRAM存储 器的性能带来哪些方面的影响？
内对存储器刷新的次数：8ms / 128us = 62.5遍，所以61.5遍是 多余； ⑸ 128×0.5us = 64us,死时间为64us。
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⑴ 画出地址空间分配图，并在图中标出译码方案； ⑵ 画出该存储器的原理性组成逻辑图；并与CPU总线相连。
题解：
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第三章 3.11
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第三章 3.5
3.5 某DRAM芯片存储器周期为250ns，要求每毫秒刷新 64次。若刷新周期与存储周期相同，请问刷新时间占存储 器总操作时间的百分比是多少？
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第三章 3.10
题解：
⑴ 64K×32位 / 16K×8位 = 4×4 = 16片； ⑵ 见下页； ⑶ 8ms / 128 = 62.5us，刷新周期为62.5us，128个刷新周期； ⑷ 分散式对存储器刷新一遍用时128×0.5us×2=128us，在8ms
计算机组成原理第三章课后习题参考答案
第三章（P101）1．(1)M 4832*220= 字节 (2)片84*28*51232*1024==K K(3)1位地址作芯片选择2. (1)个内存条4264*264*222426==(2)328*264*22242=每个内存条内共有32个DRAM 芯片 (3)4*32 = 128个主存共需要128个DRAM 芯片，CPU 通过由高位地址选择各内存条。
3. (1)首先计算所需芯片数目：168*232*21416=片 芯片容量为16K ，所以芯片内部寻址需14位；四个芯片组成一组形成32个位线，共需4组，需2位地址进行组间寻址； 其中使用一片2：4译码器；所以所以采用位并联与地址串联相结合的方法来组成整个存储器，其组成逻辑图如图所示，(2)根据已知条件，CPU 在1us 内至少访存一次，而整个存储器的平均读/写周期为0.5us ，如果采用集中刷新，有64us 的死时间，肯定不行 如果采用分散刷新，则每1us 只能访存一次，也不行 所以采用异步式刷新方式。
假定16K*8位的DRAM 芯片用128*128矩阵存储元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2ms/128 = 15.5us ，可取刷新信号周期15us 。
刷新一遍所用时间＝15us ×128＝1.92ms4. (1)片328*12832*1024 K K ，共分8组，每组4片；地址线共20位，其中组间寻址需3位，组内17位； (2)(3)如果选择一个行地址进行刷新，刷新地址为A 0-A 8，因此这一行上的2048个存储元同时进行刷新，即在8ms 内进行512个周期（即512行）。
采用异步刷新方式，刷新信号周期为：8ms/512 = 15.5us 。
注：存储器由128K*8位的芯片构成，分8组，每组4片，组内芯片并行工作，需17条地址线进行寻址，其中X 行线为9根，Y 位线为8根，29=512行。
5. 用256K*16位的SRAM 芯片设计1024K*32的存储器，需进行字位同时扩展方式继续拧设计，所需芯片数目:片816*25632*1024 K K ，设计的存储器容量为1M ，字长为32，故需20位地址（A0~A19）；所用芯片存储容量为256K ，字长为16位，故片内寻址需18位（A0~A17）。
计算机组成原理 第3章 习题参考答案
计算机组成原理第3章习题参考答案1. （1）B （2）D （3）B （4）C （5）D （6）C （7）A （8）B2. 解：（1）0.00111 （2）0.11001 （3）-0.101003. 解：[X+Y]变补 = （312022）8[X-Y]变补= （110000）8 溢出（两符号位01）4. 解：（运算过程请参考书中例题）（1）1，101011000010（2）0，000011010010（3）1，000011010010（4）0，0110001110015. 解：（运算过程请参考书中例题）（1）[X/Y]原=1，11000；余=0.10101*2-5=1，11010；余=0.11010*2-5（2）[X/Y]原=1，10000；余=0.01011*2-5（3）[X/Y]原（4）溢出6. 答：原码一位乘法运算过程中，每一步相加的和有可能往前有进位，所以部分积的符号位用一位，以保留往前的进位，然后再进行右移操作；原码两位乘法中的运算过程使用了补码运算，由于有乘2运算，也就是往左移操作，每一步相加的和有可能往前有进位，且有可能影响两个符号位，所以部分积的符号位要三位，以保留往前的进位，然后进行右移操作时可以根据最高符号位确定往右补的编码。
7. 答：运算器的基本结构应包括以下几个部分：(1) 能实现算术和逻辑运算功能的部件ALU；(2) 存放待加工的信息或加工后的结果信息的通用寄存器组；(3) 按操作要求控制数据输入的部件：多路开关或数据锁存器；(4) 按操作要求控制数据输出的部件：输出移位和多路开关；(5) 计算器与其它部件进行信息传送的总线以及总线接收器与发送器；总线接收器与发送器通常是由三态门构成的。
8. 答：浮点加减运算的运算步骤包括：对阶、求和、规格化、舍入、溢出判断。
规则及示例请见书中“浮点加减法运算”一节。
9. 解：原码加减交替法的规则是：当余数为正时，商上1，余数左移一位，减除数绝对值得新余数；当余数为负时，商上0，余数左移一位，加除数绝对值得新余数。
《计算机组成原理》第三章课后题参考答案
第三章课后习题参考答案1．有一个具有20位地址和32位字长的存储器，问：（1）该存储器能存储多少个字节的信息？（2）如果存储器由512K×8位SRAM芯片组成，需要多少芯片？（3）需要多少位地址作芯片选择？解：（1）∵ 220= 1M，∴该存储器能存储的信息为：1M×32/8=4MB （2）（1024K/512K）×（32/8）= 8（片）（3）需要1位地址作为芯片选择。
3．用16K×8位的DRAM芯片组成64K×32位存储器，要求：(1) 画出该存储器的组成逻辑框图。
(2) 设DRAM芯片存储体结构为128行，每行为128×8个存储元。
如单元刷新间隔不超过2ms，存储器读/写周期为0.5μS, CPU在1μS内至少要访问一次。
试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？解：（1）组成64K×32位存储器需存储芯片数为N=（64K/16K）×（32位/8位）=16（片）每4片组成16K×32位的存储区，有A13-A0作为片内地址，用A15 A14经2：4译码器产生片选信号，逻辑框图如下所示：（2）根据已知条件，CPU在1us内至少访存一次，而整个存储器的平均读/写周期为0.5us，如果采用集中刷新，有64us的死时间，肯定不行；所以采用分散式刷新方式：设16K×8位存储芯片的阵列结构为128行×128列，按行刷新，刷新周期T=2ms，则分散式刷新的间隔时间为：t=2ms/128=15.6(s) 取存储周期的整数倍15.5s(0.5的整数倍)则两次刷新的最大时间间隔发生的示意图如下可见，两次刷新的最大时间间隔为tMAXt MAX＝15.5×2－0.5＝30.5 (μS)对全部存储单元刷新一遍所需时间为tRt R＝0.5×128=64 (μS)4．有一个1024K×32位的存储器，由128K×8位DRAM芯片构成。
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第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问(1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？(3) 需要多少位地址作芯片选择？解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K ⨯8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问；(1) 若每个内存条为16M ×64位，共需几个内存条?(2) 每个内存条内共有多少DRAM 芯片?(3) 主存共需多少DRAM 芯片? CPU 如何选择各内存条?解：(1) 共需内存条条4641664226=⨯⨯M (2) 每个内存条内共有个芯片32846416=⨯⨯M M (3) 主存共需多少个RAM 芯片， 共有4个内存条，1288464648464226=⨯⨯=⨯⨯M M M 故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求：(1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少?解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用个芯片，其中每4片为一组构成16K ×32位——进行字长位16448163264=⨯=⨯⨯K K数扩展(一组内的4个芯片只有数据信号线不互连——分别接D0~D 7、D 8~D 15、D 16~D 23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0~A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
计算机组成原理第3章习题参考答案
第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？(2) 如果存储器由512KX8位SRAM 芯片组成，需要多少片？ (3) 需要多少位地址作芯片选择？ 解：(1) 该存储器能存储：220 x —= 4M 字节8(3)用512Kx8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字 长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址 进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4MX8位 的DRAM 芯片组成该机所允许的最大主存空间，并选用存条结构形式，问； (1) 若每个存条为16MX64位，共需几个存条？ (2) 每个存条共有多少DRAM 芯片？(3) 主存共需多少DRAM 芯片？ CPU 如何选择各存条？ 解：226x64(1) 共需4条存条16M x64(2) 每个存条共有16；V/- 64 =32个芯片4Mx8⑶ 主存共需多少=128个RAM 芯片，共有4个存条，故CPU 4M x 8 4M x 8 选择存条用最高两位地址临和他5通过2： 4译码器实现；其余的24根地址线用 于存条部单元的选择。
3、用16KX8位的DRAM 芯片构成64KX32位存储器，要求： (1)画出该存储器的组成逻辑框图。
⑵ 设存储器读/写周期为0.5uS, CPL •在luS 至少要访问一次。
试问采用哪种 刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍 所需的实际刷新时间是多少？ 解：(1)用16KX8位的DRAM 芯片构成64KX32位存储器，需要用64/Cx32 = 4x4 = 16 16K x8 个芯片，其中每4片为一组构成16KX32位一一进行字长位数扩展(一组的4个芯片 只有数据信号线不互连——分别接D 。
〜DM 叭D®〜仏和加〜皿其余同名引脚220 x 32 需要冷22O X 322I9X 8=8片互连)，需要低14位地址(A°〜AQ 作为模块各个芯片的部单元地址一一分成行、列 地址两次由A 。
计算机组成原理唐朔飞第3章部分答案
第三章系统总线3.1 什么是总线? 总线传输有何特点? 为了减轻总线的负载, 总线上的部件都应具备什么特点?答：总线：总线是连接多个部件的信息传输线，是各部件共享的传输介质。
特点：某一时刻，只允许有一个部件向总线发送信息，而多个部件可以同时从总线上接受相同的信息。
部件特点：总线上的部件应通过三态驱动缓冲电路与总线连接。
3.2 总线如何分类? 什么是系统总线? 系统总线又分为几类，它们各有何作用，是单向的，还是双向的，它们与机器字长、存储字长、存储单元有何关系?答：分类：按数据传送方式可分为并行传输总线和串行传输总线。
按使用范围可分为计算机总线、测控总线、网络通信总线等。
按连接方式可分为片内总线、系统总线、通信总线。
系统总线：指CPU、主存、I/O设备各大部件之间的信息传输线。
系统总线分类：数据总线、地址总线、控制总线数据总线：用来传输各功能部件之间的数据信息，双向传输，其位数与机器字长、存储字长有关，一般为8位、16位或32位。
地址总线：用来指出数据总线上的数据源或目的数据在主存单元的地址或I/O设备的地址。
单向传输。
地址线的位数与存储单元的个数有关。
控制总线：用来发出各种控制信号的传输线。
单向传输。
与机器字长、存储字长、存储单元无关。
3.3常用的总线结构有几种？不同的总线结构对计算机的性能有什么影响？举例说明答：常用的总线结构：单总线结构、双总线结构、三总线结构、四总线结构。
单总线结构：将CPU、主存、I/O设备都挂在一组总线上。
结构简单，便于扩充，但所有传送都通过这组共享总线，极易形成计算机系统的瓶颈。
双总线结构：将速度较低的I/O设备从单总线上分离出来，形成主存总线与I/O 总线分开的结构。
CPU将一部分功能下放给通道，使其对I/O设备具有统一管理的功能三总线结构：主存总线用于CPU与主存之间的传输，I/O总线供CPU与各类I/O 设备之间传递信息，DMA总线用于高速I/O设备与主存之间直接交换信息。
计算机组成原理第五版 白中英(详细)第3章习题参考答案
1、设有一个具有20位地址和32位字长的存储器，问
(1)该存储器能存储多少字节的信息？
(2)如果存储器由512K×8位SRAM芯片组成，需要多少片？
(3)需要多少位地址作芯片选择？
解：
(1)该存储器能存储：
(2)需要
(3)用512K8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。所以只需一位最高位地址进行芯片选择。
(1)画出地址译码方案。
(2)将ROM与RAM同CPU连接。
解：
(1)由于RAM芯片的容量是8K×8，要构成40K×16的RAM区域，共需要
，分为5组，每组2片；8K=213，故低位地址为13位：A12~A0
每组的2片位并联，进行字长的位扩展
有5组RAM芯片，故用于组间选择的译码器使用3:8译码器，用高3位地址A15~A13作译码器的选择输入信号
(1)循环程序由6条指令组成，重复执行80次。
(2)循环程序由8条指令组成，重复执行60次。
解：设取指周期为T，总线传送周期为τ，每条指令的执行时间相等，并设为t0，存储器采用四体交叉存储器，且程序存放在连续的存储单元中，故取指令操作采用流水线存取方式，两种情况程序运行的总的时间分别为：
(1)t = (T+5τ+6t0)*80 = 80T+400τ+480 t0
(2)每个内存条内共有 个芯片
(3)主存共需多少 个RAM芯片，共有4个内存条，故CPU选择内存条用最高两位地址A24和A25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K×8位的DRAM芯片构成64K×32位存储器，要求：
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第三章课后习题参考答案
1．有一个具有20位地址和32位字长的存储器，问：
（1）该存储器能存储多少个字节的信息？
（2）如果存储器由512K×8位SRAM芯片组成，需要多少芯片？
（3）需要多少位地址作芯片选择？
解：（1）∵ 220= 1M，∴该存储器能存储的信息为：1M×32/8=4MB （2）（1024K/512K）×（32/8）= 8（片）
（3）需要1位地址作为芯片选择。
3．用16K×8位的DRAM芯片组成64K×32位存储器，要求：
(1) 画出该存储器的组成逻辑框图。
(2) 设DRAM芯片存储体结构为128行，每行为128×8个存储元。
如单元刷新间隔不超过2ms，存储器读/写周期为0.5μS, CPU在1μS内至少要访问一次。
试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？
解：（1）组成64K×32位存储器需存储芯片数为
N=（64K/16K）×（32位/8位）=16（片）
每4片组成16K×32位的存储区，有A13-A0作为片内地址，用A15 A14经2：4译码器产生片选信号，逻辑框图如下所示：
（2）根据已知条件，CPU在1us内至少访存一次，而整个存储器的平均读/写周期为0.5us，如果采用集中刷新，有64us的死时间，肯定不行；
所以采用分散式刷新方式：
设16K×8位存储芯片的阵列结构为128行×128列，按行刷新，刷新周期T=2ms，则分散式刷新的间隔时间为：
t=2ms/128=15.6(s) 取存储周期的整数倍15.5s(0.5的整数倍)
则两次刷新的最大时间间隔发生的示意图如下
可见，两次刷新的最大时间间隔为t
MAX
t MAX＝15.5×2－0.5＝30.5 (μS)
对全部存储单元刷新一遍所需时间为t
R
t R＝0.5×128=64 (μS)
4．有一个1024K×32位的存储器，由128K×8位DRAM芯片构成。
问：
(1)总共需要多少DRAM芯片？
(2)设计此存储体组成框图。
(3)设DRAM芯片存储体结构为512行，每行为256×8个存储元。
采用分散式刷新方式，如单元刷新间隔不超过8ms，则刷新信号周期是多少？
解：（1）总共需要DRAM芯片数为：
N=（1024K/128K）×（32位/8位）=32（片）
（2）此存储体组成框图
(3)如果选择一个行地址进行刷新，刷新地址为A0-A8，因此这一行上的256×8个存储元同时进行刷新，即在8ms内进行512个周期。
在8ms中进行512次刷新操作，按分散刷新方式8ms/512 = 15.5us刷新一次。
5. 要求用256K×16位SRAM芯片设计1024K×32位的存储器。
SRAM芯片有两个控制端：当有效时，该片选中。
当=1时执行读操作，当=0时执行写操作。
解：所设计的存储器单元数为1M，字长为32，故地址长度为20位（A19~A0），所用芯片存储单元数为256K，字长为16位，故占用的地址长度为18位（A17~A0）。
由此可用位并联方式与地址串联方式相结合的方法组成组成整个存储器，共8片RAM芯片，并使用一片2：4译码器。
其存储器结构如图所示。
7．某机器中，已知配有一个地址空间为0000H-3FFFH的ROM区域。
现在再用一个RAM芯片(8K×8)形成40K×16位的RAM区域，起始地址为6000H,假定RAM芯片有
和信号控制端。
CPU的地址总线为A15-A0，数据总线为D15-D0，控制信号为R/(读/写)，(访存)，要求：
（1）画出地址译码方案。
（2）将ROM与RAM同CPU连接。
解：（1）依题意，主存地址空间分布如下图所示，ROM区16K×16位；10片的8K×8位RAM片组成40K×16位的RAM区。
ROM需14位片内地址，而RAM 需13位片内地址，故可用A15-A13三位高地址经译码产生片选信号,方案如下:
（2）ROM和RAM与CPU连接图：
8．存储器容量为64M，字长64位，模块数m = 8，分别用顺序方式和交叉方式进行组织。
存储周期T = 100ns,数据总线宽度为64位，总线周期τ= 50ns。
若连续读出8个字，问顺序存储器和交叉存储器的带宽各是多少？
解：信息总量：q=64位×8=512位
顺序存储器和交叉存储器读出8个字的时间分别是：
t2=mT=8×100ns=8×10(s)
=100+7×50= 4.5×10(s)
t1=T+ (7-1)*max{,/}
T m
顺序存储器带宽是：
W2= q/t2=512÷（8×10）=64×10（位/S）
交叉存储器带宽是：
W1=q/t1=512÷（4.5×10）=113.8×10（位/S）
9．CPU执行一段程序时, cache完成存取的次数为2420次，主存完成存取的次数为80次，已知cache存储周期为40ns，主存存储周期为240ns，求cache/主存系统的效率和平均访问时间。
解：先求命中率h
h=N c/(N c +N m )＝2420÷(2420＋80)＝0.968
则平均访问时间为ta
t a＝h×t c +(1-h) ×t m =0.968×40＋(1-0.968) ×240＝46.4(ns)
cache/主存系统的效率为e
e＝t c/t a=40/46.4＝86.2％
10．已知cache存储周期40ns，主存存储周期200ns，cache/主存系统平均访问时间为50ns，求cache的命中率是多少？
解：根据t a＝h×t c +(1-h) ×t m得
h=(t m-t a)/ (t m-t c)=(200-50)/(200-40)=0.9375
.。