第8章数字集成电路晶体管级设计.
由场效应晶体管构成的电路类型分为增强/耗尽 （E/D）型NMOS、CMOS以及由砷化镓的金属 半导体FET（MESFET）和高电子迁移率晶体管
（HEMT）等构成的逻辑电路。
8.2 设计流程
图8.1给出了数字集成电路晶 体管级设计的一般流程，图中各 框图内容分别如下。
否
给定逻辑功能及指标
晶体管级门电路实现
SCR结构伏-安特性曲线
产生闩锁的基本条件有三个：
（1）外界因素使两个寄生三极 管的EB结处于正向偏置； （2）两个寄生三极管的电流放 大倍数乘积 b1b2>1 ；（具体 推倒过程见课本183-184） （3）电源所提供的最大电流大
8.1
8.1 引言
数字集成电路是处理数字信号的集成电路。（数字信号：时
间及幅度离散。幅度，通常取两电平。）
数字集成电路设计主要考虑：
电路的信号传输速度、信号的延迟、信号的同步处理和异步处理、信
号的冲突等问题。
与模拟集成电路相比，由于数字集成电路设计更侧重于电路 的集成度、工作速度、功耗和噪声容限等性能指标。 数字集成电路晶体管级设计主要就是设计数字集成电路中的 非门、与非门和或非门等基本单元。
与模拟集成电路晶体管级设计一样，版图设计也是数 字集成电路晶体管级设计流程中的一个关键环节。 在数字集成电路版图布局和布线设计中，则注重其单
元版图设计的规整性，通常将各单元版图设计成等高不等 宽的结构，并且其电源和地线保持等高度和等宽度，以便 于其作为标准单元库在更高层次进行数字集成电路设计时 的自动布线。
电路仿真
满足功能要求？ 是 版图设计和验证
与模拟设计流程比较：基本设
计流程相似。不需要进行过于繁
琐的参数值估算；通常取最小柵 长。
否 满足设计要求？ 是 流片和封装测试
图8.1 数字集成电路设计流程图
8.2 设计流程
1）给定逻辑功能及指标
电路逻辑功能指的是电路最终要达到的用户需求 目标。指标指的是电路要达到的性能，包括速度、功 耗和芯片面积。其中速度是指电路能够可靠工作时的 最高数据比特率。电路功耗有两种，一种是静态功耗， 另一种是动态功耗。对于集成度大的电路，电路中每 一器件的功耗设计得越小越好。电路的物理版图尺寸 决定芯片的面积大小，因此尽可能采用最小的工艺尺 寸来减小芯片面积。
CMOS电路中的寄生PNPN结构
8.4.1 CMOS电路版图中的闩锁效应
在正常工作状态下，PNPN四层 结构之间的电压不会超过Vtg，因此 它处于截止状态。 在一定的外界因素触发下，例如 由电源端或输出端引入一个大的脉冲 干扰，或者受γ射线的瞬时辐照，使 PNPN四层结构之间的电压瞬间超过 Vtg，这时，该寄生结构中就会出现 很大的导通电流。 只要外部信号源或者VDD和VSS 能够提供大于维持电流IH的输出，即 使外界干扰信号已经消失，在PNPN 四层结构之间的导通电流仍然会维持， 这就是所谓的“闩锁”现象。
1）直流特性分析 用来检验电路的静态逻辑功能是否正确，由电路漏电流引 起的静态功耗有多大，或者是通过直流扫描分析输出电压 与输入电压关系曲线等。（与模拟IC设计的区别） 2）瞬态特性分析
瞬态特性分析主要是指时域波形分析。数字集成电路 通过在输入端加阶跃信号或脉冲信号，根据瞬态仿真结果 得到电路的信号波形的逻辑关系、延迟时间、上升时间、 下降时间等性能指标，它是一种非线性时域分析。
集成电路设计技术与工具
第八章 数字集成电路晶体管级设计
基本要求
掌握数字集成电路晶体管级设计的设计流程
和电路仿真类型； 掌握数字标准单元库的原理和库单元的设计； 掌握焊盘输入单元、输出单元和双向三态单 元的设计。
内容提要
引言 8.2 设计流程 8.3 电路仿真 8.4 版图设计 8.5 设计举例 8.6 数字电路标准单元库简介 8.7 焊盘输入输出单元
版图验证通过后，就可以根据最后的版图形成GDS-II文 件过在晶圆测试，满足性能 指标后，可以作为标准单元为更高层次的数字集成电路设计 服务；也可以进行封装测试，作为独立的模块使用。
8.3 电路仿真
数字电路是大信号、高度非线性的电路， 因此其仿真内容主要涉及直流分析（.DC）、 瞬态分析（.TRAN）和温度扫描分析 （.TEMP）等少数几项功能，分别介绍如下。
2）晶体管级门电路实现 明确了要求实现的逻辑功能后，就可以用晶体
管来实现具有CMOS互补逻辑结构的非门、与非门
和或非门等基本逻辑单元，实现要求的逻辑功能。 3）电路仿真 对于构造好的晶体级电路，可以通过Hspice等 软件工具进行电路级仿真，以验证设计的晶体管级 电路结构是否满足要求的逻辑功能。
4）版图设计与验证 完成电路仿真后，就可以根据选用工艺的版图设计规则 按晶体管级的电路连接关系进行版图设计和DRC、LVS等版 图验证。 5）流片和封装测试
3）温度扫描分析 温度扫描分析是指在进行直流和瞬态分析等 电路分析时，设置不同的工作温度，检验温度变 化引起器件参数变化后对电路性能的影响。
此外，与模拟集成电路晶体管级仿真一样，
数字集成电路晶体管级仿真也要做工艺角仿真，
以检验工艺制造过程中引起的器件参数变化对逻
辑单元性能的影响。
8.4 版图设计
与模拟版图设计关注点的不同
8.4.1 CMOS电路版图中的闩锁效应
版图寄生器件引起闩锁效 应（Latch-up）是设计CMOS
电路版图必须重视的一个问题。 以左图（a）所示的CMOS反相 器为例讨论这一问题。图（b） 所示的是该反相器版图的剖面 示意图，其等效电路如图（c） 所示，图中的RS、Rw为衬底和 P阱的体电阻。这两个寄生三极 管构成了一种PNPN的四层可 控硅（silicon-controlled rectifier ，SCR)结构。
VLSI vs.小规模 vs.超高速
数字集成电路的基本电路按有源器件来分类，可 分为双极型晶体管（Bipolar Transistor）和场
效应晶体管(FET)两大类。
由双极型晶体管构成的电路类型包括晶体管逻辑
（TTL：Transistor-Transistor-Logic）和射极
耦合逻辑（ECL：Emitter-Coupled-Logic）。
复旦大学(微电子)半导体器件第八章MOSFET-37页PPT精品文档
体电荷效
• 前面给出MOSFET特性公式：
ID S C ox n W L V G S V T V D S 1 2 V D 2 S
在该公式中认为沟道中耗尽层宽度是不变的，实际上由于漏端和 源端存在电势差，沟道的宽度当然也不一样，考虑到这个因素以 后必须计入沟道体电荷变化部分对阈值电压的贡献。
3o 体电荷效应； 4o 沟道长度调制效应； 5o 源漏串联电阻寄生效应； 6o 亚阈值效应； 7o 衬偏效应； 8o 短沟道效应。 9o CMOS闭锁效应；
亚阈值效应
• 回忆我们前面假设表面呈现强反型时MOSFET沟道开 始形成，源、漏之间开始导通。
• 实际上MOSFET源、漏之间加上电压以后，源端PN结 处于正向，就会有非平衡载流子注入，漏端PN结就会 收集到注入的非平衡载流子，同时还有反向的产生电 流（包括表面态的产生电流），所以在强反型之前源、 漏之间就会有电流，这就称为亚阈值电流。
减小 Overlap，降低寄生电容，可采用自对准多晶硅栅工艺。
MOSFET 的开关特性
+VDD
v (t)
vGS (t)
RD
VT
+
vDS (t)
+ vGS(t)
C vDS(t)
90%
10%
t
0 ton
toff
MOS 倒相器开关特性：
IDS
Ioff 0（亚阈值电流）； Von 0（导通有电阻）；
四种 MOSFET 的输出特性
NMOS（增强型）
NMOS（耗尽型）
PMOS（增强型）
PMOS（耗尽型）
沟道长度调制效应
• 沟道长度调制效应使输出特性的饱和区发生倾 斜。
数电第8章可编程逻辑器件
二、PLD的发展和分类 PROM是最早的PLD PAL 可编程逻辑阵列 FPLA 现场可编程阵列逻辑 GAL 通用阵列逻辑 EPLD 可擦除的可编程逻辑器件 FPGA 现场可编程门阵列 ISP-PLD 在系统可编程的PLD
可编程逻辑器件（PLD）
(Programmable Logic Device)
(3) 缩短设计周期：由于可完全由用户编程，用PLD设
计一个系统所需时间比传统方式大为缩短；
(4) 提高系统处理速度：用PLD与或两级结构实现任何逻辑 功能，比用中小规模器件所需的逻辑级数少。这不仅简化了系 统设计，而且减少了级间延迟，提高了系统的处理速度； (5) 降低系统成本：由于PLD集成度高，测试与装配的量大 大减少。PLD可多次编程，这就使多次改变逻辑设计简单易行， 从而有效地降低了成本；
(6) 提高系统的可靠性：用PLD器件设计的系统减少了芯片 数量和印制板面积，减少相互间的连线，增加了平均寿命, 提高 抗干扰能力，从而增加了系统的可靠性；
(7)系统具有加密功能：多数PLD器件，如GAL或高密度可 编程逻辑器件，本身具有加密功能。设计者在设计时选中加密 项，可编程逻辑器件就被加密。器件的逻辑功能无法被读出， 有效地防止电路被抄袭。
3.用PLD设计数字系统的特点
采用PLD设计数字系统和中小规模相比具有如下特点： （1） 减小系统体积：单片PLD有很高的密度，可容纳中 小规模集成电路的几片到十几片。（低密度PLD小于700门/片， 高密度PLD每片达数万门，最高达25万门）。 （2） 增强逻辑设计的灵活性：使用PLD器件设计的 系统，可以不受标准系列器件在逻辑功能上的限制；用户 可随时修改。
不 连 接:
3.PLD的画法
P=ABD
第8章 PLD设计
程，FPGA主要通过改变内部连线的布线来编程。
第8章 PLD设计
《 电 子 线 路 辅 助 设 计 Protel 99 》 SE
二、PLD 99的特点
PLD 99包含三个专为PLD设计工作定制
的EDA／Client服务器： 文本专家——具有语法意识的文本编辑 器。 PLD——用来编译和仿真设计结果。
8.1.1 PLD器件概述 数字集成电路从逻辑功能上可分为通用型和专用 型两类，我们所熟悉的TTL系列、CMOS系列都属于 通用型数字集成电路，通用型数字集成电路逻辑功能 简单，输入输出逻辑关系固定不变，从理论上讲通用 型数字集成电路也可以组成任意复杂的数字电路系统。 但是将所设计的数字电路系统做成大规模集成电路， 则可进一步缩小电路的体积、重量和功耗，而且会使 可靠性大为提高，这种为专门用途而设计的集成电路 称为专用集成电路，即所谓ASIC（Application Specific Integrated Circuit）。
《 电 子 线 路 辅 助 设 计 Protel 99 》 SE
一、CUPL语言概述
1. 变量
变量是由一串阿拉伯字符组成的。它被用来标示逻辑器件的 管脚，定义内部节点、常量、输入输出信号名和一些临时的信号名 等等。 定义一变量时，需依照如下的一些规则： 1）变量名中可以有数字、字符和下划线等，但至少有一个字符。 2）变量名区分大小写。
Wave——用来观察仿真波形。
第8章 PLD设计
三、PLD的一般设计过程
1）明确设计目的 了解所需要进行的设计，牢记
《 电 子 线 路 辅 助 设 计 Protel 99 》 SE
这次设计可用的布尔表达式、状态机和真值表。明确 哪种类型最适合这次设计。 2）创建源文件 一是使用PLD库元件来绘制PLD
集成逻辑门电路
3.0 2.0
A
B C
1.0
D
0 0.5 1.5 2.0 3.0
E ui(V)
CD段，uI＞1.3V，VT2开始 段 ＞ ， 开始 导通，只要uI稍有增加 稍有增加， 导通，只要 稍有增加，uO 迅速降到0.3V，该段称为转 迅速降到 ， 折区。 折区。 DE段，uI＞1.4V，VT5 段 ＞ ， 饱和， 为低电平 为低电平0.3V， 饱和，uo为低电平 ， 该段称为饱和区。 该段称为饱和区。
电子技术
当输入端A、B均为高电平UIH(3.6V)时，由于VT1 的基极电位升高，VT1集电结、VT2和VT5的发射 结三个PN结得到正向偏置电压而导通，UBl被钳 位到2.1V，此时VT1发射结全部反偏而截止，集 电结正偏，VT1的基极电流全部灌入VT2基极，使 VT2和VT5进入饱和状态，则VT2的集电极电位 UC2=UBE5+UCE(sat)2=0.7+0.3=1.0(V)，所以 VT3微导通，VT4截止，此时输出端输出低电平 0.3V。
电子技术
8．1．1 典型的 ． ． 典型的TTL与非门 与非门
典型的TTL与非门的电路图如图8-1所示。 1．电路结构
图中VT1、R1、VD1、VD2构成 输入级，其功能是对输入变量A、 B实现与运算。 晶体管VT2和电阻R2、R3构成中 间级，实现倒相功能，其集电极 和发射极各输出一个极性相反的 电压，分别用来控制VT4和VT5的 工作状态。
电子技术
OC门可克服上述问题。如图8-4所示为OC门的电 路结构及逻辑符号。
+VCC R1 R2
A B
A VT1 VT2 VT5 R3 Y B
＆
Y
（a） OC门电路结构 (b)逻辑符号 图8－4 OC门电路
数字电子技术第8章可编程逻辑器件
前面介绍的FPLA的电路结构不含触发器，因此这 种FPLA只能用于设计组合逻辑电路，故称为组合型 FPLA。
为便于设计时序逻辑电路，在有些FPLA芯片内部 增加了若干触发器组成的寄存器。这种内部含有寄 存器的FPLA称为时序逻辑型FPLA，也称做可编程 逻辑时序器PLS（Programmable Logic Sequeneer）。
Q0n+1=Q3 Q2 Q1+Q3 Q2 Q1+Q3 Q2 Q1+ Q3 Q2 Q1
从上式即可写出每个触发器的驱动方程，即D端 的逻辑函数式。同时，考虑到要求具有置零功能， 故应在驱动方程中加入一项R。当置零输入信号 R=1时，在时钟信号到达后所有触发器置1，反相后 的输出得到Y3 Y2 Y1 Y0=0000。于是得到驱动方程为
图8.3.9 产生16种算术、逻辑运算的编程情况
(8-22)
十进 8.3.3PAL的应用举例
制数
二 进制 数
Y0 Y1 Y2
例8.3.1 用PAL器件设计一个数值判别电路.要求判断4位 D C B A 二进制数DCBA的大小属于0~5、6~10、11~15三个区间的 0 0 0 0 0 1 0 0 哪一个之内。 1 0 0 0 1 1 0 0
FPLA由可编程的与逻辑阵列和可编程的或逻 辑阵列以及输出缓冲器组成，如图所示。
(8-8)
PLA结构 逻辑功能可 变化的硬件 结构。
可编程
将FPLA和ROM 比较可发现，它们 的电路结构极为相 似，都是由一个与 逻辑阵列、一个或 逻辑阵列和输出缓 冲器组成。两者所 不同的是，FPLA的 与阵列可编程，而 ROM的与阵列（译 码器）是固定的。
第八章 可编程逻辑器件（PLD）
电工电子技术第八章集成运算放大电路
8.1 集成运算放大器的简单介绍
• 运算放大器开环放大倍数大，并且具有深 度反馈，是一种高级的直接耦合放大电路。 它通常是作为独立单元存在电路中的。最 初是应用在模拟电子计算机上，可以独立 地完成加减、积分和微分等数学运算。早 期的运算放大器由电子管组成，自从20世 纪60年代初第一个集成运算放大器问世以 来，运算放大器才应用在模拟计算机的范 畴外，如在偏导运算、信号处理、信号测 量及波形产生等方面都获得了广泛的应用。
• 4．在集成电路中，比较合适的电阻阻值范 围大约为100 ~300 Ω。制作高阻值的电阻 成本高、占用面积大并且阻值偏差也较大 （10~20%）。因此，在集成运算放大器中 往往用晶体管恒流源代替高电阻，必须用 直流高阻值时，也常采用外接的方式。
8.1.2 集成运算放大器的简单说明
• 集成运算放大器的的电路常可分为输入级、 中间级、输出级和偏置电路四个基本组成 部分，如图8-1所示。
• 2．信号的输入 • 当有信号输入时，差动放大电路（见图8-5）的工作情况可以分为以下几种情
况。
• （1）共模输入。 • 若两管的基极加上一对大小相等、极性相同的共模信号（即vi1 = vi2），这种
输入方式称为共模输入。这将引起两管的基极电流沿着相同的方向发生变化， 集电极电流也沿相同方向变化，所以集电极电压变化的方向与大小也相同， 因此，输出电压vo = ΔvC1-ΔvC2 = 0，可见差动放大电路能够抑制共模信号。 而上述差动放大电路抑制零点漂移则是该电路抑制共模信号的一个特例。因 为输出的零点漂移电压折合到输入端，就相当于一对共模信号。
u
u
u0 Au 0
0
u+≈u-
（8-2）
• 当反向输入端有信号，而同向端接地时，u+=0，由上式 可见，u-≈u+=0。此时反向输入端的电位近似等于地电位， 因此，它是一个不接地的“地”电位端，通常称为虚地端。
数字集成电路 数字集成电路设计流程和设计方法PPT课件
pmos p2 (i2, il, b); pmos p3 (i3, i2, c); pmosp4 (il, vdd, b); pmos p5 (i2, il, c); pmos p6 (i3, i2, a); pmos p7 (co, vdd, i3); end module
第16页/共58页
第17页/共58页
pmos p4 (i4, vdd, b); pmos p5 (i4, vdd, a); pmos p6 (co, vdd, en); pmos n6 (co, vss, en); end module
第18页/共58页
2.2 设计描述
• 四、物理描述
•
电路的物理描述是用来定义在硅表面的物理实现，并由物理实现
数字集成电路设计总体上可分为
1.电路设计（前端设计）
电路设计是指根据对ASIC的要求或规范，从电路系统的行为描述开 始，直到设计出相应的电路图，对于数字系统来说就是设计出它的 逻辑图或逻辑网表
2.版图设计（后端设计）
版图设计就是根据逻辑网表进一步设计集成电路的物理版图，也就 是制造工艺所需的掩膜版的版图。
Verilog-HDL 描述进位算法描述
module carry (co,a,b,c); output co; input a,b,c;
wire #10 co=(a&b)|(a&c)|(b&c) end module
第11页/共58页
2.2 设计描述
• 三、结构描述
•
结构描述规定了电路系统的结构，规定了元件之间的连接关系，
第4页/共58页
2.1 设计流程
• 二、Top-Down设计
•
从电路行为到逻辑结构的转换是由逻辑综合这一步骤自动进行的。逻辑综合
晶体管数字电路-概述说明以及解释
晶体管数字电路-概述说明以及解释1.引言1.1 概述概述晶体管数字电路是现代电子技术中的重要组成部分，它是实现数字系统功能的基本单元。
晶体管的发明和应用在电子领域带来了革命性的变化，极大地推动了计算机和通信技术的发展。
晶体管是一种半导体器件，它基于半导体材料的电导特性来控制电流的流动。
晶体管由三个主要组成部分构成，即基极、发射极和收集极。
通过调节基极电流的大小，可以实现对晶体管的控制，从而改变电路中的电流和电压。
晶体管的工作原理基于PN结的电导特性。
当PN结正向偏置时，电流可以流动，晶体管处于导通状态；当PN结反向偏置时，电流无法流动，晶体管处于截止状态。
这样，通过控制基极电流和电压，可以实现晶体管的开关控制。
晶体管数字电路的设计与应用是基于开关特性实现的。
通过将多个晶体管连接在一起，可以构建出各种复杂的数字电路，如逻辑门、触发器和计数器等。
这些数字电路在计算机、通信和控制系统中起着重要的作用，实现了数字信号的处理和转换。
晶体管数字电路的重要性不仅体现在其在计算机领域的广泛应用，还在于其在推动技术进步和社会发展方面的影响。
晶体管的小巧、高可靠性和低功耗等特点，使得数字电路可以更加紧凑和高效。
晶体管数字电路的快速发展也催生了计算机和通信技术的迅猛发展，为人类社会的进步做出了巨大贡献。
展望未来，晶体管数字电路仍然具有广阔的发展空间。
随着科技的不断进步，晶体管的尺寸会越来越小，集成度会越来越高，功耗会越来越低。
同时，晶体管数字电路的应用领域也将不断扩展，涵盖更多的领域和行业，如物联网、人工智能和新能源等。
总之，晶体管数字电路作为现代电子技术的基础，具有重要的应用价值和发展前景。
通过深入研究晶体管基础知识和工作原理，不断探索和创新晶体管数字电路的设计与应用，我们可以为推动技术进步和社会发展做出更大的贡献。
文章结构部分的内容可参考以下写法：1.2 文章结构本文主要分为引言、正文和结论三个部分。
在引言部分，我们将概述晶体管数字电路的重要性及其应用领域，并阐述本文的目的。
晶体管电路设计
晶体管电路设计
晶体管是一种使用半导体材料制成的电子器件，广泛应用于电子设备中。
晶体管电路设计主要包括放大电路、开关电路和逻辑电路等。
下面以放大电路为例，简要介绍晶体管电路的设计过程。
首先，放大电路旨在将输入信号经过放大器放大后输出，一般需要确定放大器的增益、频率响应和电压偏置等参数。
以共射极放大电路为例，设计步骤如下：
1. 确定放大器的电压供应范围，一般为芯片规格提供的电源电压范围，如5V。
2. 确定放大器的输入电阻和输出电阻，一般根据应用需要确定，一般情况下，输入电阻应该大于输出电源才能更好地适应各种输入信号源，输出电阻则应该小于输入信号源。
3. 选择合适的晶体管型号和工作点。
根据应用要求选择合适的晶体管型号，根据电压供应范围、放大器工作点和输入输出电阻来确定最佳的工作点。
4. 计算放大器的增益。
根据晶体管的静态特性参数以及放大电路的拓扑结构计算放大器的增益。
5. 考虑反馈和补偿。
根据放大器的稳定性要求选择恰当的补偿电路和反馈电阻。
6. 优化设计并进行仿真。
对设计的放大电路进行电路的仿真和优化，验证其性能和稳定性。
7. PCB布线。
根据原理图进行PCB布线设计，注意电路的电磁兼容性和信号完整性。
8. 调试和测试。
将设计好的放大电路进行调试和测试，以保证性能和稳定性。
通过以上设计步骤，可以设计出满足需求的晶体管放大电路。
当然，设计晶体管电路还需要考虑众多因素，如噪声、功耗、温度稳定性等，在实际设计中还需要更加细致的考虑和优化。
清华大学《数字集成电路设计》周润德 第8章 时序电路
LOGIC对扰动不敏感（2）Register寄存器为存放二进制数据的器件，通常由Latch 构成。
一般地，寄存器为边沿触发。
（3）flip-flops（触发器）任何由交叉耦合的门形成的双稳电路Register 时序参数D Q Clk T Clk D tsu Q tc-q thold注意：数据的上升和下降时间不同时，延时将不同。
2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 11 页Latch 时序参数Latch 的时序（ Timing ）参数还要考虑tD 2 D Q DQtD-qQClkClktC 2QtC 2Q寄存器（Register）2004－12－1锁存器（Latch）第 8 章 (1) 第 12 页清华大学微电子所 《数字大规模集成电路》 周润德Latch 时序参数D Q Clk正电平 Latch 时钟负边沿T Clk D tc-q PWm thold td-q tsuQ注意：数据的上升和下降时间不同时，延时将不同。
2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 13 页最高时钟频率φ FF’s LOGIC tp,comb最高时钟频率需要满足：tclk-Q + tplogic+ tsetup < T =但同时需要满足:其中tplogic = tp,comb (max) tcd:污染延时（contamination delay） = 最小延时（minimum delay）第 8 章 (1) 第 14 页tcdreg + tcdlogic > thold =2004－12－1其中清华大学微电子所 《数字大规模集成电路》 周润德研究不同时刻 （t1, t2）FF1φ (t1) LOGIC t p,combφ (t2)CLKt1tsu D tholdFF1 输入数据 应保持稳定t tsuF F2t2holdtFF2 输入数据 应保持稳定tclk-q QFF1 输出数据 经组合逻辑到达 t 已达稳定 寄存器输入端tclk-Qtp,comb (max）tsetup因此要求：tclk-Q + tp,comb (max) + tsetup < T =2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 15 页研究同一时刻 （t1）t1 时FF1φ (t1) LOGIC FF1 t p,combt1 时FF2输入数据（2）φ (t1)输入数据（1）tclk-q QFF1 输出数据 已达稳定经组合逻辑已 到达FF2 输入端破坏了本应保 持的数据（2）tt1tcdregtcdlogicholdsuD输入数据（2）应保持稳定至 t1F F2t因此要求 := tcd: 污染延时（contamination delay） = 最小延时（minimum delay）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 16 页tcdreg + tcdlogic > thold写入（触发）静态 Latch 的方法：以时钟作为隔离信号, 它区分了“透明” （transparent ）和“不透明” （opaque）状态CLKCLKQ CLKD CLKDD弱反相器CLKMUX 实现弱反相器实现（强制写入）（控制门可仅用NMOS实现）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德第 8 章 (1) 第 17 页Latch 的具体实现基于Mux 的 Latch负（电平） latch (CLK= 0 时透明) 正（电平） latch (CLK= 1 时透明)1 D 0Q D0 1QCLKCLKQ = Clk ⋅ Q + Clk ⋅ In2004－12－1Q = Clk ⋅ Q + Clk ⋅ In第 8 章 (1) 第 18 页清华大学微电子所 《数字大规模集成电路》 周润德基于（传输门实现的） Mux 的 LatchCLKQ CLK DCLK（1）尺寸设计容易 （2）晶体管数目多（时钟负载因而功耗大）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 19 页基于（传输管实现）Mux 的 Latch（仅NMOS 实现）CLK QM QM CLK CLKCLK仅NMOS 实现不重叠时钟 （Non-overlapping clocks）（1）仅NMOS 实现，电路简单，减少了时钟负载 （2）有电压阈值损失（影响噪声容限和性能，可能引起静态功耗）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 20 页Q单元形式的Latch采用串联电压开关逻辑（CVSL）QNon-overlap时间过长，存储在动态节点上的电荷会泄漏掉（故称伪静态）低电压静态Latch双边沿触发寄存器RS Latch?动态Latch 和Register（1）比静态Latch和Register 简单（2）基于在寄生电容上存储电荷，由于漏电需要周期刷新（或经常更新数据）（3）不破坏的读信息：因此需要输入高阻抗的器件传输门构成的动态边沿触发寄存器（只需8 个晶体管，节省功耗和提高性能，甚至可只用NMOS 实现）动态节点。