二进制译码器ppt
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74ls138二进制译码器_ppt课件
因此，正确连接控制输入端使译码器处于工作 状态，将 Y1 、Y３ 、Y５ 、Y６ 、Y７ 经一个与非门输 出，A2、A1、A0分别作为输入变量A、B、C，就可实 现组合逻辑函数。
F (A, B,C) m(1,3,5,6,7)
Y1 Y3 Y5 Y6 Y7
仿真
图3-10 例3-4电路图
S为控制端
（又称使能端）
S=1 译码工作
S=0 禁止译码，
输出全1
S S1 S2 S3
为便于理解功能
而分析内部电路
译码输入端
Y内i 部S电 m路i (图i 0,1,2,7)
输出端
高电平 有效
表3-6 74LS138的功能表
低电平 有效
禁止 译码
译 码 工 作
译中为0低电平有 Fra bibliotek输出Yi S mi (i 0,1,2,7)
2. 应用举例
A3 =0时，片Ⅰ工作，片Ⅱ禁止
(1)功能扩展(利用使能端实现)
仿真
扩展位 控制
图使3能-9 端用两片A734=LS11时38，译片码器Ⅰ构禁成止4线，—片16Ⅱ线工译作码器
(2) 实现组合逻辑函数F（A，B，C）
F(A, B,C) mi (i 0 ~ 7)
3.3.1 二进制译码器
输入：二进制代码（N位）， 输出：2N个，每个输出仅包含一个最小项。
输入是三位二进 制代码、有八种状态， 八个输出端分别对应 其中一种输入状态。 因此，又把三位二进 制译码器称为3线—8 线译码器。
图3-7 三位二进制译码器的方框图
1. 74LS138的 逻辑功能 仿真
负逻辑 与非门
F(A, B,C) m(1,3,5,6,7)
北京邮电大学数字电路2-3
0 10 0 11
Y0 Y1 Y2 Y3 1111 0111 1011
1101 1110
3. 应用举例 （1)提供片选
用3－8译码器构成4－16译码器
A0
Y0 0000
A1
Y1 0001
A2
Y2 0010
GA
74LS138
Y3 Y4
Y5
0011 0100 0101
GB
Y6 0110
GC
Y7 0111
74LS139
1A1 1Y0
1A0
1Y1
1Y2
1G
1Y3
2A1 2Y0
2A0
2Y1 2Y2
2G
2Y3
74LS139
1A1 1Y0
1A0
1Y1
1Y2
1G
1Y3
2A1 2Y0
2A0
2Y1 2Y2
2G
2Y3
两片双2:4译码器构成8路数据分配器。
(5) 译码器的其他应用
一个3位二进制数等值比较器。
2、 二－－十进制译码器（74LS42）
数数
1
点点
LLTT RRBBII RRBBOO
AA33AA22AA11AA
LLTT RRBBII RRBBOO
AA33AA22AA11AA
LLTT RRBBII RRBBOO
AA33AA22AA11AA
LLTT RRBBII RRBBOO
AA33AA22AA11AA
LLTT RRBBOO RRBBII
输入：8421BCD 码； 输出：与十进制数字相对应的10个信号 。
A3 A2 A1 A0 0000 000 1 0010 0011 0100 0101 0110 0111 1000 1001
Y0 Y1 Y2 Y3 1111 0111 1011
1101 1110
3. 应用举例 （1)提供片选
用3－8译码器构成4－16译码器
A0
Y0 0000
A1
Y1 0001
A2
Y2 0010
GA
74LS138
Y3 Y4
Y5
0011 0100 0101
GB
Y6 0110
GC
Y7 0111
74LS139
1A1 1Y0
1A0
1Y1
1Y2
1G
1Y3
2A1 2Y0
2A0
2Y1 2Y2
2G
2Y3
74LS139
1A1 1Y0
1A0
1Y1
1Y2
1G
1Y3
2A1 2Y0
2A0
2Y1 2Y2
2G
2Y3
两片双2:4译码器构成8路数据分配器。
(5) 译码器的其他应用
一个3位二进制数等值比较器。
2、 二－－十进制译码器（74LS42）
数数
1
点点
LLTT RRBBII RRBBOO
AA33AA22AA11AA
LLTT RRBBII RRBBOO
AA33AA22AA11AA
LLTT RRBBII RRBBOO
AA33AA22AA11AA
LLTT RRBBII RRBBOO
AA33AA22AA11AA
LLTT RRBBOO RRBBII
输入：8421BCD 码； 输出：与十进制数字相对应的10个信号 。
A3 A2 A1 A0 0000 000 1 0010 0011 0100 0101 0110 0111 1000 1001
译码器原理及常用译码器简介
译码器原理及常用译码器简介首页> 电子基础> 数字电路译码器原理及常用译码器简介--------------------------------------------------------------------------------译码器原理及常用译码器简介一. 译码器译码器的功能是对具有特定含义的输入代码进行"翻译"，将其转换成相应的输出信号。
译码器的种类很多，常见的有二进制译码器、二-十进制译码器和数字显示译码器。
1．二进制译码器(1) 定义二进制译码器:能将n个输入变量变换成2n个输出函数，且输出函数与输入变量构成的最小项具有对应关系的一种多输出组合逻辑电路。
(2) 特点●二进制译码器一般具有n个输入端、2n个输出端和一个(或多个)使能输入端。
●在使能输入端为有效电平时，对应每一组输入代码，仅一个输出端为有效电平，其余输出端为无效电平(与有效电平相反)。
●有效电平可以是高电平(称为高电平译码)，也可以是低电平(称为低电平译码)。
(3) 典型芯片常见的MSI二进制译码器有2-4线(2输入4输出)译码器、3-8线(3输入8输出)译码器和4-16线(4输入16输出)译码器等。
图7.7(a)、(b)所示分别是T4138型3-8线译码器的管脚排列图和逻辑符号。
该译码器真值表如表7.1所示。
表7.1 T4138译码器真值表输入S1 S2+S3 A2 A1 A01 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 11 0 1 0 01 0 1 0 11 0 1 1 01 0 1 1 10 d d d dd 1 d d d输出Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 01 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1由真值表可知，当s1=1,s2+s3=0 时，无论A2、A1和A0取何值，输出Y0 、…、Y7中有且仅有一个为0(低电平有效)，其余都是1。
数字电子技术课件.ppt
个对应的二进制代码
• 普通编码器 • 优先编码器
《数字电子技术基础》
一、普通编码器
输
入
输出
• 特点：任何时 刻只允许输入 一个编码信号。
• 例：3位二进 制普通编码器
I0 I1
10 01 00 00
I2 I3 I4 I5
0 0 00 0 0 00 1 0 00 0 1 00
I6 I7 Y2 Y1 Y0
用电路进行实现
《数字电子技术基础》
集成译码器实例：74HC138
附加 控制端
S S3S2 S1
Yi' ( S mi )'
低电平 输出
74HC138的功能表：
《数字电子技术基础》
输
入
输
出
S1
S
' 2
S3'
A2
A1
A0
Y7' Y6' Y5' Y4' Y3'
Y2' Y1' Y0'
0
X
XXX1 1 1 1 1 1 1 1
变换（用MSI）； 或进行相应的描述（PLD） 五、画出逻辑电路图，或下载到PLD
根据功能要求 列真值表
填卡诺图化简逻辑函数
写最简与或式
用多种基本门设计逻辑电路
变为与非与非式 用与非门设计逻辑电路
《数字电子技术基础》
4.3 若干常用组合逻辑电路
4.3.1 编码器 • 编码：将输入的每个高/低电平信号变成一
I
' 0
I
' 7
I
6
I5'
I
' 4
I3'
I
• 普通编码器 • 优先编码器
《数字电子技术基础》
一、普通编码器
输
入
输出
• 特点：任何时 刻只允许输入 一个编码信号。
• 例：3位二进 制普通编码器
I0 I1
10 01 00 00
I2 I3 I4 I5
0 0 00 0 0 00 1 0 00 0 1 00
I6 I7 Y2 Y1 Y0
用电路进行实现
《数字电子技术基础》
集成译码器实例：74HC138
附加 控制端
S S3S2 S1
Yi' ( S mi )'
低电平 输出
74HC138的功能表：
《数字电子技术基础》
输
入
输
出
S1
S
' 2
S3'
A2
A1
A0
Y7' Y6' Y5' Y4' Y3'
Y2' Y1' Y0'
0
X
XXX1 1 1 1 1 1 1 1
变换（用MSI）； 或进行相应的描述（PLD） 五、画出逻辑电路图，或下载到PLD
根据功能要求 列真值表
填卡诺图化简逻辑函数
写最简与或式
用多种基本门设计逻辑电路
变为与非与非式 用与非门设计逻辑电路
《数字电子技术基础》
4.3 若干常用组合逻辑电路
4.3.1 编码器 • 编码：将输入的每个高/低电平信号变成一
I
' 0
I
' 7
I
6
I5'
I
' 4
I3'
I
教案11(数字电路)省公开课一等奖全国示范课微课金奖课件
结论: n个地址变量数据选择器，能够产生任何形 式输入变量数小于n＋1逻辑函数。
第12页
《数字电子技术》多媒体课件
例4.3.5: 用双4选1数据选择器 74HC153实现交通信号灯监视电 路。（ P190、 P165例4.2.2）
电子信息研究室
解: Z RAG RAG RAG RAG RAG R( AG) R( AG) R( AG) 1 ( AG)
令A1=A， A0=G， D0=R′，D1=R，D2=R， D3=1，则实 现电路为:
第13页
《数字电子技术》多媒体课件
电子信息研究室
例: 用8选1数据选择器74LS151实现函数:
L( A, B, C, D) m(0,3,4,5,9,10,11,12,13)
解: ①数据选择器三个地址端为A2，A1，A0，其输出表示 式为:
解: 首先将给定逻辑函数化为最小项之和形式:
Z1 ABC ABC ABC ABC m3 m4 m5 m6
Z
2
ABC
ABC
ABC
m1
m3
m7
Z3
ABC
ABC
ABC
m2
m3
m5
Z4 ABC ABC ABC ABC m0 m2 m4 m7
∵题目给定3/8线译码器为低电平有效
第16页
《数字电子技术》多媒体课件
电子信息研究室
4.3.5 数值比较器 （学习思绪: 定义及逻辑功效表）
一、定义 二、分类及实例介绍 三、扩展及应用
一、定义: 比较两个二进制数值大小逻辑电路。 二、分类及实例介绍:
类型: 1位数值比较器和多位数值比较器。
第17页
《数字电子技术》多媒体课件
编码器 PPT
注意： 输入：逻辑0(低电平）有效 输出：反码输出
电路扩展应用：
①输入信号的连接；
②级联问题（芯片工作的优先级）；
③输出信号的连接。
例：试用两片74LS148接成16线－4线优先编码器，将A0～ A15 16个输入信号编为二进制编码Z3Z2Z1Z0=0000～1111。 其中A15的优先权最高，A0的优先权最低。
逻 辑
Y2 I4 I5 I6 I7 I4 I5I6 I7
表 达
Y1 I2 I3 I6 I7 I2 I3I6 I7
式 Y0 I1 I3 I5 I7 I1I3I5I7
逻辑图
Y2
Y1
Y0
Y2
Y1
Y0
≥1
≥1
≥1
&
&
&
I7I6I5I4
I3I2
(a) 由或门构成
I1 I0
I7I6I5I4
大家应该也有点累了，稍作休息
大家有疑问的，可以询问和交流
2. 3位二进制优先编码器 输平入有在高设效优I电7的先优编先码级器别中最优高先，级I别6次高之的，信依号此排类斥推级，别I低0最的低输。码。出输以出原
输
入
输出
I7 I6 I5 I4 I3 I2 I1 I0 1×××××××
0 1××××××
I7I6I5I4
Y1 I7 I7 I6 I7 I6I5I4I3 I7I6I5I4I3I2 I7 I6 I5I4I3 I5I4I2
Y0 I7 I7 I6I5 I7 I6I5I4I3 I7 I6I5I4I3I2I1
I7 I6I5 I6I4I3 I6I4I2I1
逻辑图
三位二进制普通编码器
I0
输入：I0～I7 8个高电平信号，
数字电子技术基础组合逻辑电路ppt课件
通常数据分配器有一根输入线，n根地址控制线，2n根数据输出线，因此根据输出线的个数也称为2n路数据分配器
用74LS138译码器实现的数据分配器
译码器的三个输入端A2 、A1 、A0作为选择通道用的地址信号输入，八个输出端作为数据输出通道，三个控制端接法如下：
74HC4511引脚图
74HC4511是常用的CMOS七段显示译码器， A3、A2、 A1、A0为输入端，输入8421BCD码，a～g为七段输出，输出高电平有效，可用来驱动共阴极LED数码管。
为测试输入端，低电平有效，当
时a～g输出全为1，用于检查译码器和LED
数码管是否能正常工作。
数据时，可强制将不需要显示的位消去。如四位数码管，某时刻只需显示最低的两位数据，则可以让最高两位数据的
例2
用74LS138实现逻辑函数
。
解：
将函数表达式写成最小项之和
将输入变量A、B、C分别接入输入端，注意高位和低位的接法，使能端接有效电平，由于74LS138输出为反码输出，需要再将F变换一下：
逻辑电路图
注意：使用中规模集成译码器实现逻辑函数时，译码器的输入端个数要和逻辑函数变量的个数相同，并且需要将逻辑函数化成最小项表达式。
3.2.2 组合逻辑电路的设计方法
根据给定的逻辑功能要求，设计出能实现这 个功能要求的逻辑电路。
实现的电路要最简，即所用器件品种最少、数量最少、连线最少。
要求：
（1）根据设计要求确定输入输出变量并逻辑赋 写出真值表。
（2）由真值表写出逻辑函数表达式并化简或转换。
（3）选用合适的器件画出逻辑图。
2．二-十进制译码器
常用的有8421BCD码集成译码器74HC42，
编码器译码器
任务资料
3.编码器
（1）二进制编码器（8线-3线编码器） 逻辑电路图：
根据真值表可以写出逻辑函 数表达式： Y2= 14+15+16+17 Y1= 12+13+16+17 Y0= 11+13+15+17
任务资料
3.编码器
（2）二-十进制编码器（8421BCD编码器）
将十进制数0～9的10个数字编成二进制代码的电路，称为二-十进 制编码器。示意图（图7.1.6）：
任务资料
2.显示译码器
（3）74LS48集成显示译码器 显示原理图： 74ls48输出时高电平，与 之配合使用的是共阴极半 导体数码管，显示电路原 理图如图7.2.8所示。 74LS47的引脚排列和功能基本 与其相同，区别在于输出为低 电平有效。 图7.2.8 半导体数码管显示电路原理图
学习愉快！
10～17为编码器8路 输入信号，分别表示8个 编对象。
输入 输出
Y2、Y1、Y0为3位输出 信号，表示的是每个输入 信号所对应的编码。
任务资料
3.编码器
（1）二进制编码器（8线-3线编码器） 普通编码器任何时刻只允许一个输入信输入（即有效编码），否则 发生混乱。 真值表（如表7.1.3所示）：。
项目七 组合逻辑电路
主讲：XXXXX
任务资料
3.编码器
数字不仅可以用来表示数量和顺序，还可以用来编码。在日 常生活中，我们可以接触到很多数字组成的编码，像邮政编码、 门牌号、车牌号等等，这些都是数字编码在生活中的应用。
比如身份证号码，每个公民一出生，就有一个身份证 的号码。由公安机关按照居民身份号码国家标准编制。
器中，输入、输出都是高电平
编码器译码器
输出
D=D0 D=D1 D=D2 D=D3 D=D4 D=D5 D=D6 D=D7
G1 G2A G2B A2 A1 A0
1 00 AB C
4.4 常用组合逻辑集成电路
3．构成数据分配器
数据分配器——将一路输入数据根据地址选择码分配给多 路数据输出中的某一路输出。
数
据 输D 入
D0 数 D1 据
输 出 D 2 n-1
n位地址选择信号
„
4.4 常用组合逻辑集成电路
用译码器设计一个“1线-8线”数据分配器
就可实现该逻辑函数。
1 00 AB C
4.4 常用组合逻辑集成电路
例： 已知某组合逻辑电路 的真值表，试用译码器和 门电路设计该逻辑电路。
解：写出各输出的最小项 表达式，再转换成与 非—与非形式:
真值表
输
入
A BC
0 00 0 01 0 10 0 11 1 00 1 01 1 10 1 11
输
出
L FG
4.4 常用组合逻辑集成电路
与非—与非形式:
L m1 m2 m4 m7
F m3 m5 m6
G m0 m2 m4 m6
G
F
L
&
&
&
用一片74138加三个与非门 就可实现该组合逻辑电路。
可见，用译码器实现多输出 逻辑函数时，优点更明显。
Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 74 13 8
Y2 Y1 Y0 GS EO
0 0000 0 0001 1 1110 1 1010 1 0110 1 0010 0 1110 0 1010 0 0110 0 0010
数字电子技术基础(第四版)-第4章-组合逻辑电路解析PPT课件
-
54
设计实例2：用2N选一数据选择器实现 N+1个变量的逻辑函数。
设计思想： ①将N个变量接数据选择器的选择输入端（即地址端） ②余下的一个变量作为数据选择器的数据输入端。
-
55
例：用74153实现三变量函数。
F (A ,B ,C ) m (1 ,3 ,5 ,6 )
解一：设B接A1，C接A0。
A
' 0
)
m2
'
...
Y7 ' ( A2 A1A0 ) m 7 '
-
45
-
46
-
47
三、用译码器构成函数发生器P186
例1：
请写出Y的逻辑函数式
Y(Y3'Y4'Y5')' Y3Y4 Y5
m3 m4 m5
m(3, 4,5)
Y A 'B C A B 'C ' A B 'C
-
48
例2：用74138构成下 列函数发生器：
F A 'B 'C A 'B C A B 'C A B C ' 0 B 'C ' ( A ' A ) B 'C A B C ' A 'B C
0 m 0 1 m 1 A m 2 A 'm 3
D 0 m 0 D 1 m 1 D 2 m 2 D 3 m 3
-
56
解二：设A接A1，B接A0。
4）画逻辑图（略）
-
31
三、优先编码器 8线-3线优先编码器
74HC148
-
1、功能表
输入：I 0 ~ I 7 ,共8个输入端
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分
9
(2) 实现组合逻辑函数F（A，B，C）
F(A, B,C) mi (i 0 ~ 7)
Yi S mi mi (S 1, i 0,1,2, 7)
比较以上两式可知，把3线—8线译码器 74LS138地址输入端（A2A1A0）作为逻辑函数的输 入变量（ABC），译码器的每个输出端Yi都与某一 个最小项mi相对应，加上适当的门电路，就可以利 用译码器实现组合逻辑函数。
F (A, B,C) m(1,3,5,6,7)
Y1 Y3 Y5 Y6 Y7
仿真
2020年3月13日2时11 分
图3-10 例3-4电路图12
3.3.2 二-十进制译码器
二—十进制译码器的逻辑功能是将输入的 BCD码译成十个输出信号。
图3-11 二—十进制译码器74LS42的逻辑符号
S1 、S2 ，S3 是译码器的控制输入端，当 S1 = 1、S2+ S3 = 0 (即 S1 = 1,S2 和S3 均为0)时，GS 输出为高电平，译码器处于工作状态。否则，译
码器被禁止，所有的输出端被封锁在高电平。
S S1 S2 S3
2020年3月13日2时11 分
7
当译码器处于工作状态时，每输入一个二进制代 码将使对应的一个输出端为低电平，而其它输出端均 为高电平。也可以说对应的输出端被“译中”。
m1 m3 m5 m6 m7
2020年3月13日2时11 分
Y1 Y3 Y5 Y6 Y7
11
因此，正确连接控制输入端使译码器处于工作 状态，将 Y1 、Y３ 、Y５ 、Y６ 、Y７ 经一个与非门输 出，A2、A1、A0分别作为输入变量A、B、C，就可实 现组合逻辑函数。
74LS138输出端被“译中”时为低电平，所以其逻 辑符号中每个输出端Y0~Y7 上方均有“—”符号。
Yi S mi (i 0,1,2, 7)
2020年3月13日2时11 分
8
2. 应用举例
A3 =0时，片Ⅰ工作，片Ⅱ禁止
(1)功能扩展(利用使能端实现)
仿真
扩展位
ห้องสมุดไป่ตู้
控制
2020年图3月使133日能-92时端11用两片A734=LS11时38，译片码器Ⅰ构禁成止4线，—片16Ⅱ线工译作码器
2020年3月13日2时11 分
10
例3-4 试用74LS138译码器实现逻辑函数：
F(A, B,C) m(1,3,5,6,7)
解：因为 Yi mi (i 0,1,2, 7)
则 F ( A, B,C) m(1,3,5,6,7)
m1 m3 m5 m6 m7
2020年3月13日2时11 分
16
表3-7 二-十进制译码器74LS42的功能表
2020年3月13日2时11 分
译中 为0
拒绝 伪码
17
3
1. 74LS138的 逻辑功能 仿真
负逻辑 与非门
S为控制端
（又称使能端）
S=1 译码工作
S=0 禁止译码，
输出全1
S S1 S2 S3
为便于理解功能
而分析内部电路
译码输入端
Y内i 部S电 m路i (图i 0,1,2, 7) 2020年3月13日2时11 分
输出4 端
高电平 有效
2020年3月13日2时11 分
13
精品课件，你值得拥有！ 精品课件，你值得拥有！
使用时，直接删除本页！
2020年3月13日2时11 分
14
精品课件，你值得拥有！ 精品课件，你值得拥有！
使用时，直接删除本页！
2020年3月13日2时11 分
15
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表3-6 74LS138的功能表
低电平 有效
禁止 译码
译 码 工 作
2020年3月13日2时11 分
译中为0
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低电平有 效输出
三位二进 制代码
使能端
图3-8 74LS138的逻辑符号
2020年3月13日2时11 分
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74LS138的逻辑功能
三个译码输入端（又称地址输入端）A2、
A1、A0，八个译码输出端 Y0~Y7，以及三个控制 端（又称使能端）S1、S2 、S3。
2020年3月13日2时11 分
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3.3.1 二进制译码器
输入：二进制代码（N位）， 输出：2N个，每个输出仅包含一个最小项。
输入是三位二进 制代码、有八种状态， 八个输出端分别对应 其中一种输入状态。 因此，又把三位二进 制译码器称为3线—8 线译码器。
图3-7 三位二进制译码器的方框图
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复习
全班有42名同学，需几位二进制代码才能表示？ 为什么要用优先编码器？
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3.3 译码器
译码： 编码的逆过程，将编码时赋予代码的特 定含义“翻译”出来。
译码器： 实现译码功能的电路。
编码对象
二进制代码
编码
译码
原来信息
常用的译码器有二进制译码器、二-十进制 译码器和显示译码器等。
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(2) 实现组合逻辑函数F（A，B，C）
F(A, B,C) mi (i 0 ~ 7)
Yi S mi mi (S 1, i 0,1,2, 7)
比较以上两式可知，把3线—8线译码器 74LS138地址输入端（A2A1A0）作为逻辑函数的输 入变量（ABC），译码器的每个输出端Yi都与某一 个最小项mi相对应，加上适当的门电路，就可以利 用译码器实现组合逻辑函数。
F (A, B,C) m(1,3,5,6,7)
Y1 Y3 Y5 Y6 Y7
仿真
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图3-10 例3-4电路图12
3.3.2 二-十进制译码器
二—十进制译码器的逻辑功能是将输入的 BCD码译成十个输出信号。
图3-11 二—十进制译码器74LS42的逻辑符号
S1 、S2 ，S3 是译码器的控制输入端，当 S1 = 1、S2+ S3 = 0 (即 S1 = 1,S2 和S3 均为0)时，GS 输出为高电平，译码器处于工作状态。否则，译
码器被禁止，所有的输出端被封锁在高电平。
S S1 S2 S3
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当译码器处于工作状态时，每输入一个二进制代 码将使对应的一个输出端为低电平，而其它输出端均 为高电平。也可以说对应的输出端被“译中”。
m1 m3 m5 m6 m7
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Y1 Y3 Y5 Y6 Y7
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因此，正确连接控制输入端使译码器处于工作 状态，将 Y1 、Y３ 、Y５ 、Y６ 、Y７ 经一个与非门输 出，A2、A1、A0分别作为输入变量A、B、C，就可实 现组合逻辑函数。
74LS138输出端被“译中”时为低电平，所以其逻 辑符号中每个输出端Y0~Y7 上方均有“—”符号。
Yi S mi (i 0,1,2, 7)
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2. 应用举例
A3 =0时，片Ⅰ工作，片Ⅱ禁止
(1)功能扩展(利用使能端实现)
仿真
扩展位
ห้องสมุดไป่ตู้
控制
2020年图3月使133日能-92时端11用两片A734=LS11时38，译片码器Ⅰ构禁成止4线，—片16Ⅱ线工译作码器
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例3-4 试用74LS138译码器实现逻辑函数：
F(A, B,C) m(1,3,5,6,7)
解：因为 Yi mi (i 0,1,2, 7)
则 F ( A, B,C) m(1,3,5,6,7)
m1 m3 m5 m6 m7
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表3-7 二-十进制译码器74LS42的功能表
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译中 为0
拒绝 伪码
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1. 74LS138的 逻辑功能 仿真
负逻辑 与非门
S为控制端
（又称使能端）
S=1 译码工作
S=0 禁止译码，
输出全1
S S1 S2 S3
为便于理解功能
而分析内部电路
译码输入端
Y内i 部S电 m路i (图i 0,1,2, 7) 2020年3月13日2时11 分
输出4 端
高电平 有效
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低电平 有效
禁止 译码
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低电平有 效输出
三位二进 制代码
使能端
图3-8 74LS138的逻辑符号
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74LS138的逻辑功能
三个译码输入端（又称地址输入端）A2、
A1、A0，八个译码输出端 Y0~Y7，以及三个控制 端（又称使能端）S1、S2 、S3。
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3.3.1 二进制译码器
输入：二进制代码（N位）， 输出：2N个，每个输出仅包含一个最小项。
输入是三位二进 制代码、有八种状态， 八个输出端分别对应 其中一种输入状态。 因此，又把三位二进 制译码器称为3线—8 线译码器。
图3-7 三位二进制译码器的方框图
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译码： 编码的逆过程，将编码时赋予代码的特 定含义“翻译”出来。
译码器： 实现译码功能的电路。
编码对象
二进制代码
编码
译码
原来信息
常用的译码器有二进制译码器、二-十进制 译码器和显示译码器等。