基本门电路逻辑符号

1、基本门电路逻辑符号：1与门（And）或门（OR）非门（not）与非门（nand）或非门（nor）与或非（xor）2、Quartus II是Altera公司新一代的EDA设计工具，由该公司早先的MAXPLUS II演变而来，3、Quartus II集成开发环境的设计流程设计输入约束输入综合布局布线时序分析仿真器件编程与配置4、可编程逻辑器件PLD：低密度可编程逻辑器件（LDPLD）高密度可编程逻辑器件（HDPLD）5、EDA中文意思：电子设计自动化，由Electronic、Design、Automation。

6、HDL中文意思：硬件描述语言，由Hardware、Description、Language。

7、一个电路的HDL模块定义由：关键字module+名字开始，以endmodule结束8、一个电路的HDL模块声明由：模块名字和模块输入输出端口列表。

9、模块的端口类型有：输入端口（input）、输出端口（output）、输入/输出双向端口（inout）。

10、变量类型：wire线网型、 reg寄存器型、 memory寄存器型。

11、由持续赋值语气Assign赋值的变量必须定义：Wire类型12、在Always过程语句中被赋值变量必须定义为：reg类型13、在模块的端口声明部分如何说明总线型多位信号的位宽。

Wire[7:0] data；//说明一个8位数据总线data为wire型；Wire[31:0]adder；//说明一个32位地址总线adder为wire型。

14、wire类型变量和reg类型变量差别是什么？除了表示组合逻辑电路中的连接线，reg型变量还可以在时序电路中对应具有状态保持作用电路元件，根本区别就在于：reg型变量在定义时默认的初始值为不定值x，在设计时要求放在always过程语句内部通过过程赋值语句赋予明确的值。

如果寄存器变量没有得到新的赋值，它将一直保持原有的值不变。

15、LED数码管中分为：共阴极和共阳极。

16、阻塞式blocking的操作符“ = ”非阻塞式non-blocking的操作符“ <= ”阻塞赋值和非阻塞赋值的基本区别是：阻塞赋值是顺序执行语句，而非阻塞赋值是并行执行语句。

两种语句的含义不同，建模的应用也就不同。

17、2选1选择器 p20 2选1数据选择器 p64module A(P0,P1,S,F);input P0,P1,S;output F;reg F;always@( P0 OR P1 OR S) beginif（S==1’b0）F=P0;elseF=P1;endendmodule18、1对2数据分配器 p22 module A(S,D,Y0,Y1);input S,D;output Y0,Y1F;assign Y0=D*(~S);assign Y1=D*S;endmodule19、三人表决器 p107 module A(b1,b2,b3,u);input b1,b2,b3;output u;wire[1:0] B;assign B=b1+b2+b3;assign u=(B>=2)?1:0;endmodule20、七段LED数码管显示电路 p163module qiduan(data_in,//七段数码管显示电路的输入，对应图2.1.4中的in3-in0，in3对应输入的高位data_out);//七段数码管显示电路的输出，对应图2.1.4中的g-a，g对应输出的高位input[3:0] data_in;//输入输出端口定义output[6:0] data_out;reg[6:0] data_out;//使用always建模组合逻辑需要定义输出为寄存器always@(data_in) //输入为data_inbegincase(data_in)//输入的不同情况4'b0000: data_out = 7'b0111111; // 04'b0001: data_out = 7'b0000110; // 14'b0010: data_out = 7'b1011011; // 24'b0011: data_out = 7'b1001111; // 34'b0100: data_out = 7'b1100110; // 44'b0101: data_out = 7'b1101101; // 54'b0110: data_out = 7'b1111100; // 64'b0111: data_out = 7'b0000111; // 74'b1000: data_out = 7'b1111111; // 84'b1001: data_out = 7'b1100111; // 9default: data_out = 7'b0000000; //default，当输入为其他值时，输出有效，为全0endcaseendendmodule21、上升沿触发的D触发器 p185module dff(data,clk,q);input data,clk;output q;reg q;always@(posedge clk)beginq<=data;endendmodule22、带异步复位、上升沿触发的D触发器module dff_asynrst(data,rst,clk,q); input data,rst,clk;output q;reg q;always@(posedge clk or posedge rst) beginif(rst==1’b1)q<=1’b0;else q<=data;endendmodule23、带异步置位、上升沿触发的D触发器module dff_asynrst(data,rst,set,clk,q);input data,rst,set,clk;output q;reg q;always@(posedge clk or posedge rst or posedge set) beginif(rst==1’b1)q<=1’b0;else if(set==1’b1)q<=1’b1;else q<=data;endendmodule24、基本十进制计数器 p191 module A(clk，cnt);input clk;output[3:0] cnt;reg[3:0] cnt;always@(posedge clk)beginif(cnt==4’d9)cnt<=4’b0000;elsecny<=cnt+1’b1;endendmodule25、六十进制计数器(1)十进制计数器module aaa(clk,out,clk_out);input clk;output[3:0]out;reg[3:0]out;output reg clk_out; always@(posedge clk) beginif(out==9)beginout=0;clk_out=1;endelsebeginout=out+1;clk_out=0;endendendmodule（2）六进制计数器module bbb(clk,out,clk_out); input clk;output[3:0]out;reg[3:0]out;output reg clk_out;always@(posedge clk)beginif(out==5)beginout=0;clk_out=1;endelsebeginout=out+1;clk_out=0;endendendmodule26、 p1031．（1）结构描述方式module circuit1(A,B,C,D,F); input A,B,C,D;output F;nand(W1,A,B);and(W2,B,C,D);or(F,W1,W2);endmodule（2）数据流描述方式module circuit2(A,B,C,D,F); input A,B,C,D;output F;assign F=(~(A&B))|(B&C&D); endmodule（3）行为描述方式module circuit1(A,B,C,D,F); input A,B,C,D;output F;reg F;always @(A or B or C or D) beginF=(~(A&B))|(B&C&D);endendmodule27、分频电路设计，输入50MHz，输出1Hz，应对50MHZ输入时钟进行多少次分频， p228设原始的时钟周期为T，分频后的周期为t，则分频倍数为：N==分配系数为50000000，则最大计数到分频系数的一半，所以二进制计数器的位数为24。

module eee(clk50m,reset,clk1hz);input clk50m,reset;output clk1hz;reg clk1hz;reg [23:0] cnt;always@(posedge clk50m or posedge reset)beginif(reset==1'b1)cnt<=4'b0000;else cnt<=cnt+1'b1;endalways@(posedge clk50m or posedge reset) beginif(reset==1'b1)clk1hz<=1'b0;else if(cnt==24)clk1hz<=1'b1;else clk1hz<=1'b0;endendmodule。