基于CPLD的液晶显示驱动模块的设计

基于CPLD的液晶显示驱动模块的设计万盛国1,刘 凯1,李 芳2(1 南京航空航天大学机电学院,江苏南京 210016)(2 南京航空航天大学金城学院数理力学系,江苏南京 211156)摘要:以复杂大规模可编程逻辑器件(CPLD)为核心,采用 CPLD+SRAM的方案进行液晶显示驱动电路的设计。

论述了液晶显示驱动模块的系统总体设计、控制器的设计及SRAM中数据的读写,并对CPLD的扫描时序进行了说明。

关键词:CPLD+SRAM;液晶显示驱动电路;扫描时序中图分类号:TP273 文献标识码:A 文章编号:1672-1616(2010)13-0055-03嵌入式系统是近来发展最快的技术之一。

显示器作为人机交互的关键部分,现已成为嵌入式设备中必不可少的外围接口器件之一。

薄膜晶体管液晶显示器(TFT-LCD)性能优良,自动化程度高,原材料成本低廉,可大规模生产,发展空间广阔;而现今TFT-LCD的价格更是日趋下降,因而其在嵌入式设备中的发展将有广阔的发展前景[1]。

由于TFT控制时序相对复杂,因而应运而生了TFT的控制器,但带有控制器的TFT显示屏价格昂贵,另外,液晶显示屏的接口没有统一的标准,不同的控制器与显示屏之间的接口不一定兼容[2],所以大多数用户选择自己制作控制器的方案。

本文采用的是 CPLD+SRAM的方案来实现通用液晶驱动电路的设计。

由于CPLD操作灵活、开发迅速、适用范围广、投资风险低、可多次编程擦写并可在系统编程,同时可针对特定型号的液晶模块进行编程,故可实现特定效果和参数的底层驱动[3]。

1 系统总体构架本系统中,LCD模块采用的是SHARP公司的不带LCD控制器的T FT-LCD(LQ104V1DG51)模块。

在设计控制器时,采用的是Altera公司的M AX II系列的CPLD(EPM570)作为核心部件,以ISSI公司的IS61LV25616AL大容量SRAM作为显示缓冲存储器,设计 CPLD+SRAM T FT-LCD控制器。

图1为液晶屏显示系统的系统框图。

CPLD 的主要功能是对CPU输入的8位并行数据进行转换处理[4],将5组8位并行数据依次转化为列地址(两组8位并行数据)、行地址(两组8位并行数据)、颜色数据(一组8位并行数据),通过地址译码将颜色数据对应地存储在外部缓存SRAM中。

这样,5组数据确定1个像素点的位置及其对应的颜色。

图1 液晶显示系统框图液晶屏的显示是通过CPLD以一定的驱动时序读SRAM中的8位颜色数据,通过一个三态缓冲电路将8位颜色数据以R3G3B2的形式映射到液晶屏端(R6G6B6)。

其中,CPU写数据和CPLD 从SRAM中读数据是2个独立的过程。

如果CPU 中有数据发送,则SRAM中数据更新,屏显示发生相应的变化;如果CPU中没有数据发送,CPLD仍不断从SRAM中读数据发送到屏上进行刷新,否则液晶屏将熄灭。

2 CPLD+SRAM控制器的设计CPLD作为显示控制器设计的核心,通过一定的时序来完成液晶屏的显示等相关功能。

本设计中采用的CPLD,其电气参数、引脚数目等符合本收稿日期:2010-03-08作者简介:万盛国(1988-),男,江西抚州人,南京航空航天大学硕士研究生,主要研究方向为数控技术。

55!智能控制技术! 万盛国 刘 凯 李 芳 基于CPLD的液晶显示驱动模块的设计设计要求,其I/O 电压为3.3V,适合与外部SRAM 电压匹配,同时也满足液晶屏的电压要求[4]。

由于CPLD 不具有存储功能,则CPLD 需与一个SRAM 相配合使用,才能保证CPLD 能通过地址译码源源不断地从SRAM 中读出数据并发送到液晶屏端,使得屏保持不熄灭。

因此, CPLD +SRAM 才是一个完整的控制器。

在本设计中,外部缓存SRAM 的主要作用是将CPU 发送的数据进行缓存,以供CPLD 读取。

图2为SRAM 的硬件接口原理图,其中外部缓存SRAM 的18位地址线(RAM A0~RAM A17)和16位数据线(RAM D0~RAM D15)通过与CPLD 的I/O 口相连以完成数据的传送,另外,SRAM 上的控制信号也都与CPLD 相连,并由CPU对其读写操作进行控制。

图2 SRAM 硬件接口原理图3 SRAM 中的数据读写一屏数据640∀480=307200,为300K (0x4B000),需要19位地址(8位数据),而本系统采用的IS61LV25616AL (SRAM )只有18位地址线(16位数据线)。

因此,本系统中将300K 的数据分为高240行和低240行2个部分,它们所采用的地址线相同,但数据线不相同,其中高240行数据采用的是高8位数据线,低240行数据采用的是低8位数据线。

系统工作时,SRAM 中数据的读写操作通过CPLD 所产生的地址RAM A0RAM A17对SRAM 的相应地址依次进行读写颜色数据,但由于高240行和低240行数据所采用的地址线相同,则SRAM 中数据的读入和写出要通过相应的参数来进行判定。

缓存SRAM 写入数据时,通过参数ram lb 和ram ub 来判断是高240行还是低240行的颜色数据,具体实现代码如下:ram d(7dow nto 0)<=ram w r d lb w hen ram lb=#0#and ram w e=#0#else (others =>#Z #); /*--高240行数据--*/ram d(15dow nto 8)<=ram w r d lb w hen ram ub=#0#and ram w e=#0#else(others=>#Z #); /*--低240行数据--*/CPLD 读取SRAM 中的数据是通过参数ram lb 来判断是读高8位数据线中数据还是低8位数据线中的数据,具体实现代码如下:if(ram lb =#0#)thenlcd r <=ram d(7dow nto 5);lcd g <=ram d(4dow nto 2);lcd b <=ram d(1dow nto 0);/*--读低8位数据线中的数据--*/elselcdr <=ramd(15dow nto 13);lcd g <=ram d(12dow nto 10);lcd b <=ram d(9dow nto 8);/*--读高8位数据线中的数据--*/end if;4 扫描时序液晶屏的显示是通过CPLD 的驱动时序读SRAM 中的颜色数据,并以一定的时序发送到液晶屏上显示。

显示过程包括2个循环:一个是行扫描循环,另一个是列扫描循环。

以本系统采用的LQ104V1DG51为例,其扫描时序如下所述。

在进行行扫描时,以5MHz 的clock 信号作为驱动时钟,clock 信号上升沿出现后的有效时间内,数据使能信号有效[5],行扫描有hsync start 、hsync low 、hsync bef 、hsync valid 、hsy nc in valid5种状态。

由于状态hsync start 是只有在CPU 发出复位信号才存在的状态,则正常运行情况下,行扫描存在hsync low 、hsync bef 、hsync valid 、hsync invalid 4种状态,分别对应图3行扫描时序信号中的TH c 、THe 、THd 、TH p 。

在进行列扫描时,列扫描根据vsy nc cnt(行扫描结束)信号的上升沿有vsync low 、vsync valid 、vsync invalid3种状态,对应的持续时间分别为行扫描周期TH 的44倍、480倍、14倍。

然而,在一个扫描循环过程中,当且仅当同时562010年7月 中国制造业信息化 第39卷 第13期满足hsy nc state=hsync valid 和vsync state=sync valid 时,CPLD 才从SRAM 中读数据,共计图3 行扫描时序信号640∀480个数据,完成一个扫描周期。

如此循环往复,即可实现对液晶显示器的刷新。

以行扫描为例,具体实现代码如下:∃∃hsync cnt <=hsync cnt +1; /*--计数--*/case(hsync state)isw hen hsy nc start=>∃∃/*--计数计到4时,转向hsync low 状态--*/w hen hsy nc low =>∃∃/*--计数计到2时,转向hsync bef 状态--*/w hen hsy nc bef=>∃∃/*--计数计到103时,转向hsy nc valid 状态--*/w hen hsy nc valid=>/*--读SRAM 中数据,发送到颜色信号线上--*//*--计数计到639时,转向hsync invalid状态--*/when hsync invalid=>∃∃/*--计数计到49时,则一行扫描结束--*/5 结束语本文针对通用的液晶显示模块,构建了 CPLD+SRAM 的液晶显示驱动电路,并以LQ104V1DG51为例,介绍了其具体的逻辑时序。

该驱动模块可对不同型号、类型、尺寸的TFT -LCD 液晶显示模块写入相应的程序,从而在硬件不作大改动的情况下方便地实现与多种显示屏的接口,提高系统的兼容性,降低开发成本。

参考文献:[1] [日]堀浩雄,铃木幸治.彩色液晶显示[M ].金振裕,译.北京:科学出版社,2003.[2] 周晓光,王永明,祝明德.基于CPLD 的液晶显示屏与嵌入式处理器的接口设计[J].电子测量技术,2006,29(5):23-25.[3] 王 妍,郑 君,李志扬,等.基于CPLD 和LCX016的通用投影仪的液晶驱动电路[J ].电子元器件应用,2008,10(3):22-26.[4] 宋丹娜,代永平,刘艳艳.基于CPLD 的LCOS 场序彩色视频控制器设计[J].液晶与显示,2009,24(8):74-100.[5] 王 妍,李志扬,郑 君.基于CPLD 的通用液晶驱动电路[J].郑州轻工业学院学报,2008,23(2):110-119.The Design of TFT -LC D Driving Module Based On CPLDWAN Sheng -guo,LIU Kai,LI Fang(Nanjing University of Aeronautics and Astronautics,Jiangsu Nanjing,210016,China)Abstract:Based on CPLD+SRAM and complex programmable logic device(CPLD),it designs LCD drive circuit,dissusses the overall design of LCD driving module,the desig n of T FT LCD controller and the read w rite operation of SRAM,and shows the detail about the scanning sequence of CPLD.Key words:CPLD+SRAM ;LCD Drive Circuit;Scanning Sequence57!智能控制技术! 万盛国 刘 凯 李 芳 基于CPLD 的液晶显示驱动模块的设计。