tyndall-341-nnano译文 硅纳米线晶体管

纳米线无结晶体管 所有现存的晶体管都是基于使用向半导体材料当中引入掺杂原子后构成的半导体结来制作完成的。随着现代器件当中的半导体结之间的距离降低到10nm以下，超出以往的的高掺杂浓度梯度已经变得非常必要。由于扩散定律和掺杂区域的统计学原理的诸多限制，半导体业在制造这种半导体结上勉励着越来越重大的困难。在这篇文章当中，我们提出并描述一种新型的晶体管，这种晶体管没有PN结也没有掺杂浓度梯度。这种器件拥有全部的CMOS功效并采用硅纳米线构成。他们拥有接近理想的亚阈值坡度，极低的泄漏电流，在栅压和温度条件下比经典的晶体管结构在迁移率方面有更小的退化。 所有现存的晶体管都是基于PN结结构制作的。PN结根据所加的偏置实现允许电流通过和阻止电流的功能。他们的结构是由两块极性相反的半导体相接触构成的.最常见的结就是PN结，它是由富含空穴的P型硅和富含电子的N型硅的接触构成的。每一本关于半导体器件物理的书都包含一章讲解PN结，通常是处在讲解半导体材料基础的介绍性章节和详细介绍不同种类的晶体管的章节之间。其他种类的结包括金属和硅组成的肖特基结和异质结，它是一种由两种不同的半导体材料组成的PN结。双极晶体管包含两个PN结，MOSFET晶体管也是如此。结型晶体管只有一个PN结，MESFET晶体管包含一个肖特基晶体管。 第一个有关晶体管原理的专利是由奥匈帝国物理学家Julius Edgar Lilienfield于1925年10月22日在加拿大注册的。他在几年之后用“Device for controlling electric current”的名字在美国注册了这种器件。但是他从来没有发表过任何关于这种器件的研究文章。这个Lilienfield晶体管是一个场效应晶体管，有点像现代的金属氧化物场效应晶体管。它的结构是这样的：一个薄的半导体薄膜放置在一个薄的绝缘层上，这个结构又放置在一个金属电极上。最后的这个金属电极就像一个器件的栅极一样去工作。工作的时候，电阻中的电流在两个接触的电极之间流动，就像现在的MOS晶体管中在源极和漏极之间的漏极电流一样。这个Lilienfield器件就是一个简单的电阻，应用到的这个门电压可以使半导体薄膜里的载流子耗尽，从而改变它的导电性。理想的状态下，应该可以去完全的去耗尽半导体薄膜中的载流子，这种情况下器件的电阻值近似无穷大。 Lilienfield晶体管，与其他类型的晶体管不同，它不包括任何结。尽管不带任何半导体结的晶体管的想法可能会显得非主流，可是晶体管的这个名字也的确没有表明半导体结的存在。晶体管是一个固态活动的晶体管，它可以控制电流，并且晶体管这个词也是一个可变和电阻器的合成词。从技术上讲，Lilienfield晶体管是一个门控的可变电阻器。也就是说，它是一个有一个控制载流子密度（或者说电流）的门的电阻。它是最简单和首个被申请专利的晶体管结构。但是不幸的是，在Lilienfield的时代可用的技术不足以制造一个可利用的器件。 图一 图一展示了一个无结纳米线门控电阻器的结构图。无结是一个巨大的进步。现代的晶体管尺寸已经达到了如此小的数量级以至于在半导体结中高精度的掺杂浓度梯度被需求：非常典型的例子便是掺杂浓度在几纳米的范围内必须从N型的193110cm转换到P型的183110cm。这给热累积的处理和昂贵的毫秒退火技术的应用强加了严格的限制。与此不

同的是，在无结的门控电阻中，沟道的掺杂浓度与源极和漏极的完全相同。因为源极和沟道、漏极和沟道的掺杂浓度梯度为零，不会发生扩散，这就消除了昂贵的快速退火技术的需求并且允许器件的结构中应用更短的沟道。 制作一个无结的门控电阻的关键就是在器件关闭时允许载流子全耗尽的足够薄且窄的半导体层的制作。半导体也需要重掺杂来保证在器件开启时有一个合理的电流值。把这两个条件组合在一起就引出了纳米级结构和高掺杂浓度的应用。这种门控电阻的工作状态已经于最近被一些组织通过模拟的方式探索了出来。这其中包括Technische Universitat Munchen, Carnegie Mellon University, IMEC and the Tyndall National Institute等高校。不同的团队为他们的器件起了不同的名字：垂直狭缝场效应晶体管（VeSFET），纳米线开关场效应晶体管，还有无结多栅场效应晶体管，但是所有的这些器件都有相同的工作原理。更普遍意义上来说，纳米线节后正在逐渐被认同为未来纳米级晶体管结构的最佳的选择。 一个极其简单的晶体管结构描述 图二 绝缘体上硅结构可以被用来生产高质量的只有几纳米厚度的单晶硅薄膜。使用商业的SOI硅片和电子束印制技术，我们已经可以制造并定义几十纳米宽和十纳米厚的纳米线硅。在生长了10nm厚的栅氧化层之后，纳米线被用离子注入均匀地掺杂，使用砷来掺杂N型的器件，使用BF2来掺杂P型的器件。植入杂质的能量和剂量被准确的选择来精确的量产掺杂浓度从19210atoms 3cm到19510atoms 3cm不等的硅圆片。这样高浓度的掺杂水平从早就被选用为CMOS器件的源极和漏极区域的标准浓度。在门控电阻中，高掺杂被需要来确保较高的电流驱动和好的源漏接触电阻。它也规定使用足以使通道区域完全耗尽的几何尺寸足够小的纳米线，这对于器件的完全关闭是必要的。门栅是在550摄氏度的低压化学气相淀积LPCVD反应器中用无定形硅淀积制造而来，它的厚度有50nm。在经过了剂量在142210cm的硼或砷离子的P型栅或N型栅的重掺杂之后，这些样品在氮气环境下退火

30分钟来激活掺杂的杂质并将无定形硅的门栅材料转化为多晶硅。在这之后门栅电极被放在反应离子刻蚀器中被刻蚀。图二展示的是电学显微镜下的五个并联硅门控电阻，他们的结构是纳米线外加一个常见的多晶硅栅电极。一个单个纳米线器件的放大图像也被展示了出来，在这张图里单个的硅原子阵列可以被观察到。为了获得阈值电压的描述性数值，我们在N型器件中使用P型掺杂的多晶硅栅，在P沟道的器件中使用N型掺杂的多晶硅栅。在门栅设置完毕之后，在其上再放置一层保护性的二氧化硅层。刻蚀出互连的孔，然后使用一个经典的TiW-Al金属化制程来给这些器件提供电学互连。在门栅布置完成之后就不再进行掺杂。使得源漏极终端保持与沟道完全相同的掺杂类型和浓度。这种器件是一个多栅的结构，这就意味着门栅电极包裹着器件的三个面（纳米线的左，上，右三面）。经典的三栅场效应晶体管在另外的硅圆片上构建来与纳米线门控电阻进行比较，它的构建制程基本上与建造门控电阻的制程完全相同，但是有以下几点除外：沟道的左侧要么就是不进行掺杂，要么就是掺杂P型杂质使浓度达到173210cm（我们在这里默认是N沟道的器件）。N型掺杂的多晶硅被用作门栅材料,在门栅位置固定形成源漏PN结之后在15keV的能量控制下以142210cm

的剂量向门栅中注入砷离子来形成N型掺杂的多晶硅栅。

与其他最佳的MOS晶体管比较特性

门控电阻的电流电压特性与一个正规的MOSFET晶体管相比相当相似，基本上是一样的。图三展示的是在正负1V的漏电压和沟道宽度30nm、沟道长度1um的N型和P型器件的前提下栅电压VG控制下的漏极电流ID的情况。我们发现门栅控制电阻器截止电流值小于测量系统的探测精度（15110A）。在栅电压0GV和GV=1V之间的导通电压与截止电

流的比值比6110还要大。这清楚地给了我们这样的概念那就是通过静电条件下耗尽沟道中的载流子的工作效果跟通过关闭一个反向偏置的PN结在关闭器件上达到了相同的效果。图四向我们展示了栅控电阻器的实验输出特性。这些特性显著的近似于正规的MOSFET晶体管显现的特性。 图四 亚阈值坡度值SS被定义为阈值电压下的漏极电流与栅电压比值的log对数值的负值。它的单位是-1mVdec，我们用这个值来表现晶体管开关转换的灵敏度。他有一个理论最优值B SS = (kT/q) ln(10)，在300K的温度下它的数值近似于60-1mVdec。典型的单个MOS晶体管有一个接近80-1mVdec的亚阈值坡度。最好的三栅SOI 晶体管接近于理论最优值63-1mVdec。这里所描述的门控电阻器在300K温度下亚阈值坡度的测量值为64-1mVdec，在225K到475K的温度下的也有仅与最优值相差几个百分点的表现。 传统的MOS晶体管的结构就像一个半导体的三明治，不是NPN模式的N沟道器件就是PNP模式的P沟道器件。在这些器件当中，源漏极之间的电流在一个反型层的沟道里面流动。在绝缘体上硅结构中，尤其是使用三栅结构的时候我们可以实现积累层的MOSFET器件。传统的积累模式MOSFET器件是由一个++nnn三明治样式的N沟道器件和++ppp样式的P沟道器件来体现的。在一个积累型的器件中，沟道的极型与它所在的半导体区是相同的。在这方面来讲，无结栅控电阻器与积累型器件就像亲姐妹一样。然而，他们之间有一个很重要的不同点。积累型的MOSFET晶体管的沟道区域是轻掺杂的，也因此，电阻很大。为了能够让这个器件驱动一个比较大的电流，需要一个足够大的栅电压来使硅产生接触栅氧化层一侧的积累层。这个积累层有一个高的载流子浓度。这样就会在源极和漏极之间产生一个低阻通道，可以驱动一个比较大的电流来流过。反型层载流子和积累型载流子在这个方面表现的相同：他们都被由栅电压产生的电场挤压在接触栅氧化层的硅一侧的一个小薄层中。载流子都被硅和氧化层之间的粗糙接触表面和栅氧化层及半导体接触表面的电荷陷阱分散和阻挡。随着栅电压的增长，这种分散和阻挡作用会越来越大，而这也就会减弱了载流子的移动性，也就是说，漏端电流。 在一个栅控电阻器中，沟道区是中性的并且处在纳米线的中心，并且由于载流子是处在中性的硅（这里指的是未耗尽的硅）中的，并且在垂直于电流的方向上是零点场，当器件完全导通时，为简单起见我们假设一个低的漏端电压、整个沟道区域是中性的且是在平带电压条件下。在这个时候沟道很有效的扮演了一个电阻的角色，它的电导为D=qN。这个时候的迁移率就是载流子在纯硅中的迁移率。电子在高掺杂的N型硅中的迁移率是2-1-1100cmVs；迁移率在19-2110cm到20-2110cm的掺杂浓度之间变化很小。与此相近的

是，在相同的掺杂浓度的情况下的P型的硅中空穴的迁移率基本上是在2-1-140cmVs。这些迁移率的值可能显得非常小，但是他们应该被放在当代的短沟道MOSFET晶体管的情况下来考虑。在非应变硅条件下，单个MOSFET晶体管的有效沟道迁移率从0.8um的特征尺寸下的2-1-1400cmVs降到0.13um特征尺寸下的2-1-1100cmVs。与此相类似的是，据报道在FinFET中当栅长度从0.9um减小到0.11um时峰值迁移率从2-1-1300cmVs降低到2-1-1140cmVs