实验六 帧同步提取实验
用单片机C语言实现数据流帧同步的提取
=1个长度单位。
所有边缘点间的长度的和就是所求的曲线长度。
4 结束语可视化对象和数据的连接改变了传统纯文本的管理系统的设计思想,将可视化对象引入到传统的管理系统,提高了系统的生动性和直观性。
本文提出的图像边缘点的遍历算法,不用区分边缘点、内点、和边缘极点,十分简洁和快速。
参考文献[1] 贾春华 肖卫国 贾霖,可视化技术及研究方向,西安工业学院学报,17(6),1997,114～116[2] 杨薇薇 邹青松,基于对象模型的图形数据库技术,华中理工大学学报,25(6),1997,14～17[3] 李忠举 黄胜华,图像中物体边缘搜索的快速实现方法,计算机应用研究,8,1999,83～84〔收稿日期〕 1999-11-15用单片机C 语言实现数据流帧同步的提取The Implementation of R ecovering Frame Sync Message from Datum Stream by C Language of Single Chip Processor白海其(西北工业大学365研究所,陕西省西安市,710072)BAI HaiQi (N orthwestern P olytechnic Univ.,X i ’an Shaanxi ,710072)【摘 要】 本文介绍一种用单片机C 语言实现同步通信方式中数据流帧同步提取的方法。
【关键词】 单片机;C 语言;帧同步;数字通信【ABSTRACT 】 This paper presents a method of recovering frame sync message from datum stream by C language of single chip proces 2s or.【KE YWOR DS 】 S ingle Chip Process or ;C Language ;Frame Sync ;Digital C ommunication1 引 言在数字通信中,同步方式的数据传输由于传输效率高、传输误码率低等特点而被普遍采用。
实验十五 帧同步信号提取实验
实验十五 帧同步信号提取实验一、实验目的1． 掌握巴克码识别原理。
2． 掌握同步保护原理。
3． 掌握假同步、漏同步、捕捉态、维持态的概念。
二、实验内容1． 观察帧同步码无错误时帧同步器的维持态。
2． 观察帧同步器的假同步现象、漏识别现象和同步保护现象。
三、实验器材1． 信号源模块2． 同步信号提取模块3． 20M 双踪示波器一台 4． 频率计（选用） 一台四、实验原理由于数字通信系统传输的是一个接一个按节拍传送的数字信号单元，即码元，因而在接收端必须按与发送端相同的节拍进行接收，否则，会因收发节拍不一致而导致接收性能变差。
此外，为了表述消息的内容，基带信号都是按消息内容进行编组的，因此，编组的规律在收发之间也必须一致。
在数字通信中，称节拍一致为“位同步”，称编组一致为“帧同步”。
在时分复用通信体统中，为了正确地传输信息，必须在信息码流中插入一定数量的帧同步码，它可以是一组特定的码组，也可以是特定宽度的脉冲，可以集中插入，也可以分散插入。
集中式插入法也称为连贯式插入法，即在每帧数据开头集中插入特定码型的帧同步码组，这种帧同步法只适用于同步通信系统，需要位同步信号才能实现。
适合做帧同步码的特殊码组很多，对帧同步码组的要求是它们的自相关函数尽可能尖锐，便于从随机数字信息序列中识别出这些帧同步码组，从而准确定位一帧数据的起始时刻。
由于这些特殊码组123{,,,,}n x x x x 是一个非周期序列或有限序列，在求它的自相关函数时，除了在时延j ＝0的情况下，序列中的全部元素都参加相关运算外；在j ≠0的情况下，序列中只有部分元素参加相关运算，其表示式为∑-=+=jn i j i i x x j R 1)( （15－1）通常把这种非周期序列的自相关函数称为局部自相关函数。
对同步码组的另一个要求是识别器应该尽量简单。
目前，一种常用的帧同步码组是巴克码。
巴克码是一种非周期序列。
一个n 位的巴克码组为{x 1，x 2，x 3，…，x n }，其中x i 取值为＋1或－1，它的局部自相关函数为⎪⎩⎪⎨⎧≥<<±===∑-=+nj n j j n x x j R j n i j i i 00100)(1或 （15－2） 目前已找到的所有巴克码组如表15-1所列。
帧同步信号提取电路功能模块的设计与建模
学号：课程设计帧同步信号提取电路功能模题目块的设计与建模学院信息工程学院专业电子信息工程班级姓名指导教师阙大顺2016年1月8日课程设计任务书学生姓名：专业班级：指导教师：阙大顺工作单位：信息工程学院题目: 帧同步信号提取电路功能模块的设计与建模初始条件：（1）MAX PLUSII、Quartus II、ISE等软件；（2）课程设计辅导书：《通信原理课程设计指导》（3）先修课程：数字电子技术、模拟电子技术、电子设计EDA、通信原理。
要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）（1）课程设计时间：周；（2）课程设计题目：帧同步信号提取电路功能模块的设计与建模；（3）本课程设计统一技术要求：按照要求题目进行逻辑分析，掌握实现插入式帧同步的方法，画出实现电路原理图，设计出各模块逻辑功能，编写VHDL语言程序，上机调试、仿真，记录实验结果波形，对实验结果进行分析；（4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献至少5篇；（5）写出本次课程设计的心得体会（至少500字）。
时间安排：第19周参考文献：段吉海.数字通信系统建模与设计.北京：电子工业出版社，2004江国强.EDA技术与应用. 北京：电子工业出版社，2010John G. Proakis.Digital Communications. 北京：电子工业出版社，2011指导教师签名：年月日系主任（或责任教师）签名：年月日摘要帧同步技术是通信系统中的关键技术。
数字通信时，一般以一定数目的码元组成一个个“字”或“句”，即组成一个个“帧”进行传输，因此帧同步信号的频率很容易由位同步信号经分频得出，但每个帧的开头和末尾时刻却无法由分频器的输出决定。
为此，帧同步的任务就是要给出这个“开头”和“末尾”的时刻。
文中探讨了完整帧同步电路的实现方法，以VHDL语言描述了巴克码识别器，给出了时序仿真波形，并且生成了内部各个模块电路图。
实验十五 帧同步信号提取实验
实验十五帧同步信号提取实验实验十五帧同步信号提取实验一、实验目的1．掌握巴克码识别原理。
2．掌握同步保护原理。
3．掌握假同步、漏同步、捕捉态、维持态的概念。
二、实验内容1．观察帧同步码无错误时帧同步器的维持态。
2．观察帧同步器的假同步现象、漏识别现象和同步保护现象。
三、实验器材1．信号源模块2．同步信号提取模块3．20M双踪示波器4．频率计一台一台四、实验原理于数字通信系统传输的是一个接一个按节拍传送的数字信号单元，即码元，因而在接收端必须按与发送端相同的节拍进行接收，否则，会因收发节拍不一致而导致接收性能变差。
此外，为了表述消息的内容，基带信号都是按消息内容进行编组的，因此，编组的规律在收发之间也必须一致。
在数字通信中，称节拍一致为“位同步”，称编组一致为“帧同步”。
在时分复用通信体统中，为了正确地传输信息，必须在信息码流中插入一定数量的帧同步码，它可以是一组特定的码组，也可以是特定宽度的脉冲，可以集中插入，也可以分散插入。
集中式插入法也称为连贯式插入法，即在每帧数据开头集中插入特定码型的帧同步码组，这种帧同步法只适用于同步通信系统，需要位同步信号才能实现。
适合做帧同步码的特殊码组很多，对帧同步码组的要求是它们的自相关函数尽可能尖锐，便于从随机数字信息序列中识别出这些帧同步码组，从而准确定位一帧数据的起始时刻。
于这些特殊码组{x1,x2,x3,?,xn}是一个非周期序列或有限序列，在求它的自相关函数时，除了在时延j＝0的情况下，序列中的全部元素都参加相关运算外；在j≠0的情况下，序列中只有部分元素参加相关运算，其表示式为R(j)??xixi?j i?1n?j通常把这种非周期序列的自相关函数称为局部自相关函数。
对同步码组的另一个要求是识别器应该尽量简单。
目前，一种常用的帧同步码组是巴克码。
巴克码是一种非周期序列。
一个n位的巴克码组为{x1，x2，x3，?，xn}，其中xi取值为＋1或－1，它的局部自相关函数为15－1 R(j)??xixi?ji?1n?j?n???0或?1?0?j?00?j?n j?n目前已找到的所有巴克码组如表15-1所列。
时分复用与帧同步实验
实验 19 时分复用与帧同步实验一、实验目的1．掌握时分复用解复用基本原理；2．掌握巴克码识别原理；3．掌握同步保护原理；4．掌握假同步、漏同步、捕捉态、维持态的概念。
二、实验原理1. 时分复用解复用数字复接数字复接的方法主要有按位复接、按字复接和按帧复接三种；按照复接时各路信号时钟的情况，复接方式可分为同步复接、异步复接与准同步复接三种。
本实验中选择了按帧复接的方法和方式。
下面介绍一下“按帧复接”方法和“准同步复接”方式的概念。
按帧复接是每次复接一个支路的一帧数据，复接以后的码顺序为：第 1 路的 F0、第 2 路的 F0、第 3 路的 F0、第 4 路的 F0、……，第 1 路的 F1.第2 路的 F1.第 3 路的 F1.第 4 路的F1.……，后面依次类推。
也就是说，各路的第 F0 依次取过来，再循环取以后的各帧数据。
这种复接方法的特点是：每次复接一支路信号的一帧，因此复接时不破坏原来各个帧的结构，有利于交换。
同步复接指被复接的各个输入支路信号在时钟上必须是同步的，即各个支路的时钟频率完全相同的复接方式。
为了接收端能够正确接收各支路信码及分接的需要，各支路在复接时，插入一定数量的帧同步码、告警码及信令等，PCM 基群就是这样复接起来的。
准同步复接是在同步复接分接的基础上发展起来的，相对于同步复接增加了码速调整和码速恢复环节。
在复接前必须将各支路的码速都调整到规定值后才能复接。
本实验中数字复接系统方框图，如下图所示：图2-1 时分复用解复用框图定时单元给设备提供一个统一的基准时钟。
码速调整单元把速率不同的各支路信号，调整成与复接设备定时完全同步的数字信号，以便由复接单元把各支路信号复接成一个数字流。
本实验中，码速调整单元将 PCM 编码数据、CVSD 编码数据、拨码器开关设置的 8BIT 数据都调整为同步的 256KHZ 码元，然后复接进同一个数据码流中,并在第 1 路时隙中加入帧同步信号.本实验中同步复接的帧结构如下图所示。
帧同步信号提取电路功能模块的设计与建模
帧同步信号提取电路功能模块的设计与建模设计一个帧同步信号提取电路需要考虑以下几个方面：信号采样、同步信号判定和帧同步信号提取。
首先，信号采样是指将输入数据流进行采样以获取样本数据。
采样的频率需要足够高，以确保能够精确地捕捉到帧同步信号。
常用的采样方法有比较器采样和阈值判定采样。
比较器采样是将输入信号与一个固定的参考电平进行比较，判断信号是高电平还是低电平。
阈值判定采样是将输入信号与一个可变的参考电平进行比较，当输入信号超过参考电平时，将采样到高电平。
接下来，同步信号判定是指判断输入信号是否已经找到了帧同步信号。
常见的同步信号判定方法有基于定时器的同步信号判定和基于频率分析的同步信号判定。
基于定时器的同步信号判定是通过设定一个定时器，当定时器超过一定时间后仍未检测到帧同步信号时，则判定为信号未同步。
基于频率分析的同步信号判定是通过对采样到的信号进行频率分析，通过检测到信号频率的变化来判断是否找到了帧同步信号。
最后，帧同步信号提取是指从已经判断为帧同步信号的样本数据中提取出帧同步信号。
常用的帧同步信号提取方法有多级滞后器法和滑动平均法。
多级滞后器法是将样本数据输入到多个级联的滞后器中，通过滞后器之间的延时来提取出帧同步信号。
滑动平均法是将样本数据进行平均，并通过比较平均值与阈值来提取帧同步信号。
综上所述，帧同步信号提取电路是一个复杂的系统，需要涉及到信号采样、同步信号判定和帧同步信号提取等多个方面。
设计帧同步信号提取电路需要充分理解这些原理，并根据具体需求进行合理的选型和设计。
在建模过程中，可以使用硬件描述语言如Verilog或VHDL对电路进行建模和仿真，以验证电路的正确性和性能。
同时，还可以使用仿真工具如ModelSim来进行仿真，进一步验证电路的功能和性能。
实验11 位同步提取实验
实验11 位同步提取实验通信1301王少丹201308030104 一、实验目的1．掌握数字基带信号的传输过程；2．熟悉位定时产生与提取位同步信号的方法。
二、实验仪器1．复接/解复接、同步技术模块，位号I2．时钟与基带数据发生模块，位号：G3．信道编码与ASK、FSK、PSK、QPSK调制，位号：A、B位4．PSK QPSK解调模块，位号C5．100M双踪示波器1台三、实验原理数字通信系统能否有效地工作，在相当大的程度上依赖于发端和收端正确地同步。
同步的不良将会导致通信质量的下降，甚至完全不能工作。
通常有三种同步方式：即载波同步、位同步和群同步。
在本实验中主要分析位同步。
实现位同步的方法有多种，但可分为两大类型：一类是外同步法；另一类是自同步法。
所谓外同步法，就是在发端除了要发送有用的数字信息外，还要专门传送位同步信号,到了接收端得用窄带滤波器或锁相环进行滤波提取出该信号作为位同步之用。
所谓自同步法，就是在发端不专门向收端发送位同步信号，而收端所需要的码元同步信号是设法从接收信号中或从解调后的数字基带信号中提取出来。
这种方法大致可分为滤波法和锁相法。
滤波法是利用窄带滤波器对含定时信息的归零二进制序列（通常占空比为50%）进行滤波，从中滤出所要的位同步分量，并整形、移相等处理，即可得到规则的位同步脉冲信号，但对于无定时信息的非归零二进制序列，则先要进行微分和整流等变换，使之含有定时信息后，才能用窄带滤波器实施滤波。
锁相法是指利用锁相环来提取位同步信号的方法，本实验平台选用锁相法进行位同步提取的。
锁相法的基本原理是，在接收端采用鉴相器比较接收码元和本地产生的位同步信号的相位，如两者相位不一致，则鉴相器输出误差信号去控制本地位同步信号的相位，直至本地的位同步信号的相位与接收信号的相位一致为止。
数字锁相环是一个相位反馈控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号不是模拟信号，因而受控的输出相位的改变是离散的而不是连续的；常用的数字锁相环的原理方框图如图11-1所示。
基于FPGA的帧同步实现
基于FPGA 的帧同步实现(1) 假设帧同步码为13位巴克码，在ISE或Quartus等FPGA 软件内实现巴克码的帧同步，并仿真给出帧同步算法的性能（虚警概率，漏检概率等）。
1、分析:VHDL中，关键是把特殊码组从信号流中识别出来。
巴克码一般在开头或末尾，采用分频器。
当分频器输出一个脉冲时，识别器也应该输出一个脉冲。
只要它们的相位对应输出，就能把帧同步信号提取出来，因此，识别器和分频器是整个电路的核心，并且它们的相位应严格对应。
（1）实验电路建模：图表1 帧同步信号提取电路模型（2）实验设计电路图：(3)识别器模块:2、V HDL实验流程图：（1）译码器流程图模型：（2）判决器建模流程图：（3）自动门限建模流程图：（4）时钟控制器建模流程图：三源代码解析verilog HDL：sbq:instlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity sbq isport(din,clk :in std_logic;q12,q11,q10,q9,q8,q7,q6,q5,q4,q3,q2,q1,q0:out std_logic); end sbq;architecture rtl of sbq issignal tmp:std_logic_vector (12 downto 0);beginprocess(clk,din)beginif(clk'event and clk='1') thentmp(12)<=din;for i in 1 to 12 looptmp(12-i)<=tmp(13-i);end loop;end if;end process;q12<=tmp(12);q11<=not tmp(11);q10<=tmp(10);q9<=not tmp(9);q8<=tmp(8);q7<=tmp(7);q6<=not tmp(6);q5<=not tmp(5);q4<=tmp(4);q3<= tmp(3);q2<=tmp(2);q1<= tmp(1);q0<=tmp(0);end rtl;yimaqilibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity yimaqi isport(Q12,Q11,Q10,Q9,Q8,Q7,Q6,Q5,Q4,Q3,Q2,Q1,Q0:in std_logic;selt :out std_logic_vector(3 downto 0));end yimaqi;architecture rtl of yimaqi issignal sel:std_logic_vector (12 downto 0);beginsel<=Q12&Q11&Q10&Q9&Q8&Q7&Q6&Q5&Q4&Q3&Q2&Q1&Q0;process(sel)begincase sel iswhen"1111111111111" =>selt<="1101";when"1111111111110" =>selt<="1100";when"1111111111101" =>selt<="1100";when"1111111111011" =>selt<="1100";when"1111111110111" =>selt<="1100";when"1111111101111" =>selt<="1100";when"1111111011111" =>selt<="1100";when"1111110111111" =>selt<="1100";when"1111101111111" =>selt<="1100";when"1111011111111" =>selt<="1100";when"1110111111111" =>selt<="1100";when"1101111111111" =>selt<="1100";when"1011111111111" =>selt<="1100";when"0111111111111" =>selt<="1100";when others=>selt<="0000";end case;end process;end rtl;panjueqi:inst2library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity panjueqi isport(a,b:in std_logic_vector(3 downto 0);c:buffer std_logic);end panjueqi;architecture rtl of panjueqi isbeginc<='1'when a>=b else'0';end rtl;xuanzeqi:inst3library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity panjueqi isport(a,b:in std_logic_vector(3 downto 0);c:buffer std_logic);end panjueqi;architecture rtl of panjueqi isbeginc<='1'when a>=b else'0';end rtl;fenpin5:inst4library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpin5 isport(en ,clk :in std_logic;fenp_5_output:out std_logic);end fenpin5;architecture rtl of fenpin5 isbeginprocess(clk,en)variable sum:std_logic_vector(2 downto 0);beginif rising_edge(clk)thenif en='1' thensum:="000";elsesum:=sum+'1';if sum=5 thensum:="000";fenp_5_output<='1'after 10ns;else fenp_5_output<='0';end if;end if;end if;end process;end rtl;Fenpin45:inst5library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpin45 isport(en ,clk :in std_logic;fenp_45_output:out std_logic);end fenpin45;architecture rtl of fenpin45 isbeginprocess(clk,en)variable sum :std_logic_vector(4 downto 0);beginif rising_edge(clk)thenif en='1' thensum:="00000";elsesum:=sum+'1';if sum=44 thensum:="00000";fenp_45_output<='1' after 10ns;else fenp_45_output<='0';end if;end if;end if ;end process;end rtl;clkcontr:inst6library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity clkcontr isport(clk: in std_logic;q: out std_logic);end clkcontr;architecture rtl of clkcontr isbeginprocess(clk)beginif(clk'event and clk='1')thenq<='1';end if;end process;end rtl;rs_clk:inst19library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity rs_clk isport(r,s,res: in std_logic;Q,not_Q: out std_logic);end rs_clk;architecture rtl of rs_clk is signal sel1,sel2:std_logic;beginprocess(res,r,s)beginif(res='0')thensel1<='0';sel2<='1';elsif (s='1'and r='0')thensel1<='1';sel2<='0';elsif (s='0'and r='1')thensel1<='0';sel2<='1';elsif (s='0'and r='0')thensel1<='0';sel2<='1';end if;Q<=sel1;not_Q<=sel2;end process;end rtl;VHDL：分频模块输出45:识别器模块仿真结果选择器输出来确定判决门限帧同步输出波形仿真：参考文献：黄智伟 .基于FPGA数字通信系统建模设计.电子工业出版社。
实验十五 帧同步信号提取实验
实验十五 帧同步信号提取实验一、实验目的1． 掌握巴克码识别原理。
2． 掌握同步保护原理。
3． 掌握假同步、漏同步、捕捉态、维持态的概念。
二、实验内容1． 观察帧同步码无错误时帧同步器的维持态。
2． 观察帧同步器的假同步现象、漏识别现象和同步保护现象。
三、实验器材1． 信号源模块2． 同步信号提取模块3． 20M 双踪示波器一台 4． 频率计（选用） 一台四、实验原理由于数字通信系统传输的是一个接一个按节拍传送的数字信号单元，即码元，因而在接收端必须按与发送端相同的节拍进行接收，否则，会因收发节拍不一致而导致接收性能变差。
此外，为了表述消息的内容，基带信号都是按消息内容进行编组的，因此，编组的规律在收发之间也必须一致。
在数字通信中，称节拍一致为“位同步”，称编组一致为“帧同步”。
在时分复用通信体统中，为了正确地传输信息，必须在信息码流中插入一定数量的帧同步码，它可以是一组特定的码组，也可以是特定宽度的脉冲，可以集中插入，也可以分散插入。
集中式插入法也称为连贯式插入法，即在每帧数据开头集中插入特定码型的帧同步码组，这种帧同步法只适用于同步通信系统，需要位同步信号才能实现。
适合做帧同步码的特殊码组很多，对帧同步码组的要求是它们的自相关函数尽可能尖锐，便于从随机数字信息序列中识别出这些帧同步码组，从而准确定位一帧数据的起始时刻。
由于这些特殊码组123{,,,,}n x x x x 是一个非周期序列或有限序列，在求它的自相关函数时，除了在时延j ＝0的情况下，序列中的全部元素都参加相关运算外；在j ≠0的情况下，序列中只有部分元素参加相关运算，其表示式为∑-=+=jn i j i i x x j R 1)( （15－1）通常把这种非周期序列的自相关函数称为局部自相关函数。
对同步码组的另一个要求是识别器应该尽量简单。
目前，一种常用的帧同步码组是巴克码。
巴克码是一种非周期序列。
一个n 位的巴克码组为{x 1，x 2，x 3，…，x n }，其中x i 取值为＋1或－1，它的局部自相关函数为⎪⎩⎪⎨⎧≥<<±===∑-=+nj n j j n x x j R j n i j i i 00100)(1或 （15－2） 目前已找到的所有巴克码组如表15-1所列。
位同步信号提取实验
实验五位同步信号提取实验一、实验目的1．掌握用数字环提取位同步信号的原理及对信息代码的要求。
2．掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。
二、实验内容1．观察数字环的失锁状态、锁定状态。
2．观察数字环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差的关系。
3．观察数字环位同步器的同步保持时间与固有频差之间的关系。
三、实验器材1．信号源模块2．同步信号提取模块3．20M双踪示波器一台4．频率计（选用）一台四、实验步骤1．将信号源模块、同步信号提取模块小心地固定在主机箱中，确保电源接触良好。
2．插上电源线，打开主机箱右侧的交流开关，再分别按下两个模块中的开关POWER1、POWER2，对应的发光二极管LED001、LED002、D500、D501发光，按一下信号源模块的复位键，两个模块均开始工作。
3．将信号源模块的位同步信号的频率设置为15.625KHz（通过拨码开关SW101、SW102进行设置），将信号源模块输出的NRZ码设置为1、0交替码（通过拨码开关SW103、SW104、SW105进行设置）。
4．将同步信号提取模块的拨码开关SW501的第一位拨上，即将数字锁相环的本振频率设置为15.625KHz，然后将信号源模块输出的NRZ码从信号输入点“NRZ-IN”输入，按一下同步信号模块上的“复位”键，使单片机开始工作，以信号源产生的位同步信号“BS”为内触发源，用示波器双踪同时观察信号输出点“位同步输出”的信号与信号源中的“BS”信号。
5．特别注意的是，本模块只能提取NRZ码的位同步信号，而且当信号源模块中的位同步信号的频率偏离同步信号提取模块设置的数字锁相环的本振频率过远时，将无法正确提取输入信号的位同步信号。
本实验中数字锁相环共有15.625KHz、10KHz、8KHz、4KHz四种本振频率可供选择，分别对应拨码开关SW501的1、2、3、4位，实验时请注意正确选择。