3篇4章习题解答

第三篇 第4章习题

？题 3.4.1 优先编码器74HC147的功能表如表题3.4.1 所示，试用74HC147和适当的门构成输入为低有效的0I ～9I ，输出为8421 BCD 码的编码器。

表题3.4.1 优先编码器74HC147功能表

解：

题3.4.2 用双2线-4线译码器74LS139及最少量的与非门实现下列逻辑函数。

(译码器功能表见教材图3.3.4，图3.4.2是简化逻辑图)。

C B A C A C B A Z ⊕+=),,(1

BC AC AB Z ++=2

图题3.4.2

解： 把2/4译码器先连接成3/8译码器，然后实现二个逻辑函数，根据二个逻辑函数，连接出电路如图所示：

74021Y Y Y Y ABC C B A C B A C B A ABC C B A C B A C B A Z ==+++=

76532Y Y Y Y BC A C B A C AB ABC BC A C B A C AB ABC Z ==+++=

题3.4.3 试用74LS138型3线-8线译码器设计一个地址译码器，地址译码器的地址范围为00～3F 。(可适当加其它逻辑门电路)。

解： 由于地址译码器的范围为00～3F(十六进制数)，实际上是64个地址， 因此，可用地址扩展的方法来实现，把3/8扩展成4/16，再扩展成6/64译 码即可。采用分级译码后连接成的电路如图所示。

题3.4.4 设X 和Y 分别为2位二进制数，试用最少量的半加器和与门实现Z=XY 运算。

解：由于X 、Y 是二位的二进制数，则0101,b b Y a a X ==，根据直式运 算，则有：

01a a X =

01b b Y =

01b a 00b a 11b a 10b a

可得每位的输出函数如下，

23111210011000,,,c S c b a S b a b a S b a S =⊕=⊕==.

电路图为:

题 3.4.5 试用一个4位二进制加法器及异或门实现4位二进制减法运算，并要求画出逻辑图。4位二进制加法器的简化逻辑图如图题3.4.5所示

图题 3.4.5

解：该二进制减法应该是被减数大于减数的情况，其它情况不在此例。 将被减数的补码加上减数的补码求得：

在四位二进制加法器的一个加数输入端(0123A A A A )输入被减数的补码（正数的补码就是原码），另一个加数输入端(0123B B B B )加入四位减数的补码，则就得到减法运算，输出为结果的补码（由于被减数大于减数，则结果就是一个正数）。注意：这里减数的补码是减数的反码加1后得到的。

题3.4.6试用并行4位加法器连接成将余三码转换成8421BCD

代码的

解：解题思路为只要将余三码作为四位加法器的加数输入，把8421BCD码作结果输出，找出另外一个四位的加数是多大时，才是对应的8421BCD码，从而求出四位加数的每位函数式，便可画出电路图。

转换电路真值表如下：

由真值表可见，在加法器的加数输入端输入余三码，在被加数的输入端输入1101数据，则在结果输出即为8421BCD码了。所以，连接的电路图有：

题3.4.7试用一片74LS283型4位二进制加法器，将8421BCD码转换成余三码的代码转换电路。74LS283的简化逻辑图如图题3.4.7所示。

图题 3.4.7

解：只要在加法器的被加数输入端加8421BCD码，加数输入端加上0011，即就转换成了余三码输出。连接电路如图所示：

题3.4.8试用4位并行加法器74LS283设计一个加/减运算电路。当控

制信号X=1时它将两个输入的4位二进制数相加，而X=0时它将两个输入的4位二进制数相减。两数相加的绝对值不大于15。允许附加必要的门电路。

解：可控的加减法，被加数总是从被加数数输入端加入，而加数分分二种情况考虑：

当做加法X=1时，加数直接送加数输入端，当做减法时X=0时，减数变成补码后从被加数输入端输入。

题3.4.9试用数值比较器74HC85设计一个8421 BCD码有效性测试电路，当输入为8421 BCD码时，输出为1，否则为0。

解：只要设置一个8421BCD码，然后输入与该设定的码进行比较，如果相等，则输入8421BCD码有效，不相等时，输入的码无效。

补画74HC85电路图

题3.4.10试用数值比较器74HC85和必要的逻辑门设计一个余3码有效性测试电路，当输入为余3码时，输出为1，否则为0。

题3.4.11试用两个4位数值比较器组成三个数的判断电路。要求能够判别三个4位二进制数是否相等、A是否最大、A是否最小、并分别给出“三个数相等”、“A最大”、“A最小”的输出信号。可以附加必要的门电路。

题3.4.12试用一片8选1数据选择器74LS151实现以下逻辑函数。

（1）ACD D ABC CD B A D C B A Z ++=),,,( （2）C B A C B A C B A Z ++= （3） Z=A ⊙(B ⊙

C)

解：解题基本思路：

选定多路选择器的地址输入变量，列出卡诺图，求出数据输入端的函数关系式；

(1) 选定四变量函数中的ABC(A 2A 1A 0)为地址输入，卡诺图为

0,,1,0,0,0,,045762310========D D D D D D D D D D

（2） 选定多路选择器的地址变量为)(012A A A ABC ,由于地址数正好是变

量数，所以数据输入端的逻辑关系一定是常量“0”和“1”。画出卡诺图如下：

由卡诺图可知：076320=====D D D D D

1541===D D D 其电路图为：