(完整版)CADENCE全定制IC设计流程
ic电路设计流程
ic电路设计流程下载温馨提示：该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。
文档下载后可定制随意修改，请根据实际需要进行相应的调整和使用，谢谢!并且，本店铺为大家提供各种各样类型的实用资料，如教育随笔、日记赏析、句子摘抄、古诗大全、经典美文、话题作文、工作总结、词语解析、文案摘录、其他资料等等，如想了解不同资料格式和写法，敬请关注!Download tips: This document is carefully compiled by the editor. I hope that after you download them, they can help yousolve practical problems. The document can be customized and modified after downloading, please adjust and use it according to actual needs, thank you!In addition, our shop provides you with various types of practical materials, such as educational essays, diary appreciation, sentence excerpts, ancient poems, classic articles, topic composition, work summary, word parsing, copy excerpts,other materials and so on, want to know different data formats and writing methods, please pay attention!IC电路设计是电子工程领域中的重要环节，随着技术的不断发展和进步，IC电路设计流程也在不断优化和完善。
IC版图设计
IC设计流程（转自USTC ）IC从生产目的上可以分成为通用IC （如CPU，DRAM，接口芯片等）和ASIC(Application Specific Integreted Circuit)两种，ASIC是因应专门用途而生产的IC。
从结构可以分成数字IC，模拟IC，数模混合IC三种，而SOC （system on chip）则成为发展的方向。
从实现方式上讲可以分为三种。
基于晶体管级，所有器件和互连版图都采用人工的称为全定制（full-custom）设计，这种方法比较适合于大批量生产的，要求集成度高、速度快、面积小、功耗低的通用型IC或是ASIC。
基于门阵（Gate-Array）和标准单元（Standard-Cell）的半定制设计（Semi-custom）由于其成本低、周期短、芯片利用率低而适合于批量小、要求推出速度快的芯片。
基于IC生产厂家已经封装好的PLD（Programmable Logical Design）芯片的设计，因为其易用性、“可重写性”受到对集成电路工艺不太了解的系统集成用户的欢迎。
他的最大特点就是只须懂得硬件描述语言就可以使用特殊EDA工具“写入”芯片功能。
但PLD集成度低、速度慢、芯片利用率低的缺点使他只适合新产品的试制和小批量生产。
近年来PLD中发展最活跃的当属FPGA(Field Programmable GateArray)器件.从采用的工艺可以分成双极型(bipolar)，MOS和其他的特殊工艺。
硅（Si）基半导体工艺中的双极型器件由于功耗大、集成度相对低，在近年随亚微米深亚微米工艺的的迅速发展，在速度上对MOS管已不具优势，因而很快被集成度高，功耗低、抗干扰能力强的MOS管所替代。
MOS又可分为NMOS、PMOS和CMOS三种；其中CMOS工艺发展已经十分成熟，占据IC市场的绝大部分份额。
AsGa器件因为其在高频领域（可以在0.35um下很轻松作到10GHz）如微波IC中的广泛应用，其特殊的工艺也得到了深入研究。
IC设计与制造流程
IC设计与制造流程1.前端设计阶段：在IC设计流程的前端设计阶段，设计师根据需求和规格书制定电路架构，并进行逻辑设计。
首先，设计师分析需求和功能要求，确定所需的电路类型和规模，并使用硬件描述语言（HDL）进行逻辑设计。
在逻辑设计完成后，设计师使用设计综合工具将逻辑设计转换为等效的网表描述。
然后，在逻辑设计的基础上，设计师对电路进行逻辑综合和优化，通常使用逻辑综合工具来将逻辑描述转化为逻辑门级的描述。
在逻辑综合之后，设计师进行布线规划和时序分析，以确保电路满足性能要求。
2.物理设计阶段：物理设计阶段是将逻辑设计转化为物理实现的过程。
物理设计包括库元件的选择与配置、版图设计、布局布线等步骤。
首先，根据设计需求，设计师选择和配置合适的库元件，这些元件包括逻辑门、存储器单元和标准单元等。
库元件的选择与配置对电路的面积、功耗和性能都有着重要影响。
接下来，设计师进行版图设计。
版图设计是将逻辑电路布局在芯片表面的过程，其中包括将电路划分为不同的模块和子模块，确定它们的相对位置和连接方式。
然后，设计师进行布局布线。
布局是指将版图中的逻辑电路转换为实际的物理结构，确定每个元件的位置和大小。
布线是将元件之间的连线进行规划和优化，以满足电路的性能要求。
3.验证与测试阶段：在IC设计完成后，需要进行验证和测试，以确保电路的功能和性能符合需求。
验证过程涉及功能验证、仿真和电路级测试。
功能验证主要通过对设计规格进行一系列测试和验证，以确保设计的功能和逻辑正确。
仿真是通过使用相应的仿真工具对电路的行为进行模拟和分析，以验证设计的正确性和性能。
电路级测试是指对制造的芯片进行测试，以确保在实际使用中的性能和可靠性。
这些测试通常包括功能测试、时序测试、功耗测试等。
4.生产制造阶段：在经过验证和测试后，需要进行芯片的生产制造。
生产制造过程主要包括掩膜制作、晶圆加工、封装和测试等步骤。
首先，掩膜制作是将版图转化为掩膜，掩膜是通过使用光刻技术将电路图案转化到硅晶圆上的工具。
IC设计流程
• 基本文件系统类型有普通文件(-)、目录文件(d)、链接文件(l)和特殊
文件等
IC设计流程
常用操作命令
• Linux有数百条独立的命令 ,多数Linux命令有多个选项，
数百条命令可以组合成数千种可执行的操作
• For example:
IC设计流程
文件操作命令
• 2 显示文件内容 命令：cat 格式：cat filename 功能：显示出文件的内容。 注释：当文件内容在屏幕上滚动显示时，可按 Ctrl+S键屏幕滚暂停，按Ctrl+Q键继续显示。 例如：% cat filename
IC设计流程
文件操作命令
• 3 按屏幕显示文件内容 命令：more 格式：more filename 功能：按屏幕一屏一屏显示出文件内容 选项： 注释：在屏幕显示过程中有功能键。空格键 继 续下一屏的输出；回车键看下 一行的输出； q键 跳出more状态；/字符串 查旬字符串所在 处；a键返回到上一屏。 例如：% more filename
SpyGlass VCS/VSS/NC/Questasim
Synopsys DC、PT Cadence PKS/BuildGates
MAGMA Blast RTL VCS/VSS、NC、QuestaSim
Synopsys Astro、ICC Hercules，Jupiterdp
Star-RCxt， PrimePower/power
IC设计流程
目录操作命令
4 删除目录
命令：rmdir (remove directory) 格式：rmdir directory_name 功能：删除不存在文件的子目录名。 注释： (1) 删除子目录时，要求被删除的目录中不存
ic设计流程
ic设计流程
IC设计（Integrated Circuit Design）是指将电子元器件和电路集成到单个芯片上的过程。
它经历了几个主要的流程，包括前端设计、物理设计和后端设计。
以下是每个流程的详细介绍：
前端设计流程：
前端设计流程是指在编写RTL代码后，将其转换为物理设计中的网表（Netlist）的过程。
这是芯片设计过程中的第一步。
此流程包括各种步骤，如功能验证、RTL设计、综合、时序分析和设计约束。
物理设计流程：
物理设计流程是指将RTL代码（硬件描述语言）转换为芯片的物理结构的过程。
这涉及到的主要任务包括物理验证、布局设计、时钟设计、布线和静态时序分析等。
后端设计流程：
后端设计流程是指在芯片物理结构设计后，进行后续的电路细节设计、验证和优化的过程。
该过程包括各种步骤，如电路模拟、电路提取、电路优化、时序确认和信号完整性验证等。
综上所述，IC设计流程是一个复杂的过程，需要经过多个阶段的设计和验证。
仔细规划和执行这些流程，可以确保芯片能够满足性能和可靠性方面的要求，同时也可以提高设计效率和降低开发成本。
IC设计与制造流程
IC设计与制造流程IC（集成电路）设计与制造是一个复杂而系统化的过程，包括了多个阶段和环节。
下面是一个通常的IC设计与制造流程概述。
1.概念定义和需求分析：在这个阶段，制造商与客户一起明确产品的概念、功能和性能需求。
这包括定义设计规格，如电源电压、工作频率、功耗要求等。
2.电路设计：在电路设计阶段，设计工程师使用专业的EDA（电子设计自动化）工具进行电路原理图与电路结构的设计。
这个过程包括功能区块的划分，电路拓扑设计，输入输出接口的定义等。
3.逻辑设计与验证：在逻辑设计阶段，电路的功能被转换为逻辑方程，并通过逻辑门级综合的过程转换为门级电路。
然后，使用模拟器对电路进行验证，以确保电路的正确性和稳定性。
4. 物理设计：物理设计是将逻辑电路转换为实际的物理电路版图（Layout）。
这个过程包括电路服用、布局设计、布线规划等，以满足电路的性能与制造要求。
5.设计验证：设计验证是确保物理版图的正确性和一致性的过程。
这个过程包括电路的仿真验证、电气规则检查、信号完整性验证等。
6.制造文件生成：在这个阶段，制造商将物理版图转换为制造过程所需的文件。
这包括掩膜图生成、光刻图版生成、封装材料生成等。
7.掩膜制备：制造商使用掩膜图将电路版图转移到硅片上。
这个过程包括光刻、蚀刻、沉积等制程。
8.晶圆制造：晶圆制造是将硅片制备成集成电路的过程。
这包括探针测试、外延、扩散、氧化等制程。
9.封装与测试：封装是将制造好的芯片封装到塑料或陶瓷封装中的过程。
封装后的IC将进行多个测试，包括功能测试、温度测试、耐电压测试、储存测试等。
10.产品质量控制：在制造过程中，制造商会对产品进行严格的质量控制，以确保产品能够达到设计要求和客户需求。
这包括严格的质量检测与统计。
11.产品发布：经过测试验证和质量控制，产品将会进入量产阶段，并交付给客户或分销商。
总之，IC设计与制造是一个系统化而复杂的过程，需要各个环节的密切合作与协调。
这个流程涵盖了从设计到制造的各个方面，以确保产品的质量、功能和性能得到满足。
cadence简介
EDA概述
• EDA技术特征：
（1）硬件采用工作站和PC机。 （2）具有IP模块化芯核的设计和可重复利用功能。 （3）EDA技术采用高级硬件描述语言描述硬件结构、参 数和功能，具有系统级仿真和综合能力。
EDA概述
• EDA工具一般由两部分组成：
逻辑工具 物理工具
物理工具主要实现物理布局布线。 逻辑工具基于网表、布尔逻辑、传输时序等概念。 该两部分由不同工具承担，利用标准化的网表文件进行 数据交换。
• Synopsys公司简介：
是为全球集成电路设计提供电子设计自动化(EDA) 软件工具的主导企业。为全球电子市场提供技术先进的 IC设计与验证平台，致力于复杂的芯片上系统(SoCs)的 开发。总部设在美国加利福尼亚州Mountain View，有 超过60家分公司分布在北美、欧洲、日本与亚洲。 提供前后端完整IC设计方案的领先EDA工具供应商。 是EDA历史上第一次由一家EDA公司集成了业界最好的 前端和后端设计工具。
第二章 EDA概述
• 电子设计自动化（EDA：Electronic Design Automation）就是利用计算机作为工作平台进 行电子自动化设计的一项技术。 • 涵盖内容：系统设计与仿真，电路设计与
仿真，印制电路板设计与校正，集成电 路版图设计数模混合设计，嵌入式系统 设计，软硬件系统协同设计，系统芯片 设计，可编程逻辑器件和可编程系统芯 片设计，专用集成电路设计等
EDA概述
• 软核IP（soft IP）是用可综合的硬件描述语言描述的 RTL级电路功能块，不涉及用与什么工艺相关的电路 和电路元件实现这些描述。 • 优点：设计周期短，设计投入少，不涉及物理实现， 为后续设计留有很大发挥空间，增大了IP的灵活性和 适应性。 • 缺点：会有一定比例的后续工序无法适应软核IP设计， 从而造成一定程度的软核IP修正，在性能上有较大的 不可预知性。
Virtuoso_cadence_教程轻松学
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EDA概述
CADENCE
• 硬核IP（Hard IP）是经过布局、布线并针对某 一特定工艺库优化过的网表或物理级版图，通 常是GDSⅡ-Stream的文件形式。 • 优点：在功耗、尺寸方面都作了充分的优化， 有很好的预知性。 • 缺点：由于对工艺的依赖性使得其灵活性和可 移植性都较差。
17
EDA概述
CADENCE
• 固核IP（Firm IP）是已经基于一般工艺库进行 了综合和布局IP核，通常以网表的形式提交客 户使用。 • 固核IP在结构、面积以及性能的安排上都已进 行了优化。固核IP提供了介于软和IP和硬核IP 之间的一个折中方案，比起硬核IP，具有较好 的灵活性和可移植性，比起软和IP在性能和面 积上有较好的可预知性。
CADENCE
IC设计工具原理
（Cadence应用）
哈尔滨工程大学微电子学专业
1
第一章 IC设计基础
CADENCE
• 集成电路设计就是根据电路功能和性能 的要求，在正确选择系统配置、电路形 式、器件结构、工艺方案和设计规则的 情况下，尽量减小芯片面积，降低设计 成本，缩短设计周期以保全全局优化， 设计出满足要求的集成电路。其最终的 输出是掩模版图，通过制版和工艺流片 得到所需的集成电路。
14
EDA概述
CADENCE
• 高级硬件描述语言的完善和IP（Intellectual Property） 芯核被广泛使用，使得电子系统和设计方式发生了根 本性的转变。 • IP是集成电路知识产权模块的简称，定义为：经过预 先设计、预先验证，具有相对独立的功能，可以重复 使用在SoC和ASIC中的电路模块。 • IP分三类： 软核IP 固核IP 硬核IP
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EDA概述
(整理)数字ic设计流程.
数字集成电路设计流程数字集成电路设计流程数字集成电路设计流程1.设计输入电路图或硬件描述语言2.逻辑综合处理硬件描述语言，产生电路网表3.系统划分将电路分成大小合适的块4.功能仿真State Key Lab of ASIC & Systems, Fudan University数字集成电路设计流程5.布图规划芯片上安排各宏模块的位置6.布局安排宏模块中标准单元的位置7.布线宏模块与单元之间的连接8.寄生参数提取提取连线的电阻、电容9.版图后仿真检查考虑连线后功能和时序是否正确State Key Lab of ASIC & Systems, Fudan University数字集成电路设计工具. 主要的EDA vendor–Synopsys ：逻辑综合，仿真器，DFT–Cadence ：版图设计工具，仿真器等–Avanti ：版图设计工具–Mentor ：DFT，物理验证工具–Magma: BlastRTL, Blast FusionState Key Lab of ASIC & Systems, Fudan University选择设计工具的原则.. 只用“ sign- off ”的工具–保证可靠性，兼容性.. 必须针对芯片的特点–不同的芯片需要不同的设计工具.. 了解设计工具的能力–速度、规模等State Key Lab of ASIC & Systems, Fudan University设计工具的选择.. 设计输入–任何文本编辑工具–Ultraedit, vi, 仿真器自带编辑器⋯..RTL 级功能仿真–Modelsim (Mentor),–VCS/VSS ( Synopsys )–NC-Verilog ( Cadence )–Verilog-XL ( Cadence )State Key Lab of ASIC & Systems, Fudan University设计工具的选择.. 逻辑综合–Cadence: Ambit, PKS;–Synopsys: Design Compiler;–Magma: Blast RTL.. 物理综合–Synopsys: Physical CompilerMagma: Blast Fusion State Key Lab of ASIC & Systems, Fudan University 设计工具的选择. 形式验证工具–Formality ( Synopsys )–FormalPro ( Mentor ). Floorplanning / 布局/布线–Synopsys: Apollo, Astro,–Cadence: SoC Encounter, Silicon Ensemble . 参数提取. Cadence: Nautilus DC. Synopsys: Star-RC XT. 时序验证–Cadence: PearlSynopsys: PrimeTimeState Key Lab of ASIC & Systems, Fudan University设计工具的选择. DRC/LVS–Dracula (Cadence)–Calibre (Mentor )–Hercules (Synopsys). 可测试性设计(DFT) 编译器和自动测试模式生成–Synopsys: DFT 编译器,DFT Compiler; 自动测试生成(ATPG) 与故障仿真, Tetra MAX–Mentor: FastScan. 晶体管级功耗模拟–Synopsys: PowerMillState Key Lab of ASIC & Systems, Fudan University中国大陆EDA 工具的使用状况State Key Lab of ASIC & Systems, FudanUniversity集成电路设计流程.. 数字集成电路设计流程.. 模拟集成电路设计流程.. 混合信号集成电路设计流程..SoC 芯片设计流程State Key Lab of ASIC & Systems, Fudan University模拟集成电路设计流程State Key Lab of ASIC & Systems, Fudan UniversitySchematicEntrySimulationLayoutentryRCextractionPostlayoutsimulationStartFinishFull-chipDRC/LVSOnline DRC“ 集成电路导论” 扬之廉State Key Lab of ASIC & Systems, Fudan UniversityState Key Lab of ASIC & Systems, Fudan UniversityState Key Lab of ASIC & Systems, Fudan UniversityState Key Lab of ASIC & Systems, Fudan University设计工具的选择..Circuit:–Cadence Virtuoso Composer (Cadence) ..Simulation–Synopsys: NanoSim, HSPICEyout–Cadence Virtuoso (Cadence)State Key Lab of ASIC & Systems, Fudan University集成电路设计流程.. 数字集成电路设计流程.. 模拟集成电路设计流程.. 混合信号集成电路设计流程..SoC 芯片设计流程State Key Lab of ASIC & Systems, Fudan University混合信号芯片设计流程.. 首先，进行模拟/数字划分.. 然后，分别设计模拟和数字部分.. 最后，将模拟/数字模块协同仿真，并进行版图拼接，验证State Key Lab of ASIC & Systems, Fudan UniversityState Key Lab of ASIC & Systems, Fudan University混合信号芯片设计流程State Key Lab of ASIC & Systems, Fudan University集成电路设计流程.. 数字集成电路设计流程.. 模拟集成电路设计流程.. 混合信号集成电路设计流程.. SoC 芯片设计流程State Key Lab of ASIC & Systems, Fudan UniversitySoC 芯片设计流程.. SOC 以嵌入式系统为核心，集软硬件于一体，并追求产品系统最大包容的集成SoC 芯片设计流程.. 软硬件协同设计State Key Lab of ASIC & Systems, Fudan UniversitySoC 芯片设计流程.. 芯片规划、划分.. 分系统之间的连线最少。
全定制电路设计流程
全定制电路设计流程下载温馨提示:该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。
文档下载后可定制随意修改，请根据实际需要进行相应的调整和使用，谢谢!并且，本店铺为大家提供各种各样类型的实用资料，如教育随笔、日记赏析、句子摘抄、古诗大全、经典美文、话题作文、工作总结、词语解析、文案摘录、其他资料等等，如想了解不同资料格式和写法，敬请关注!Download tips: This document is carefully compiled by theeditor.I hope that after you download them,they can help yousolve practical problems. The document can be customized andmodified after downloading,please adjust and use it according toactual needs, thank you!In addition, our shop provides you with various types ofpractical materials,such as educational essays, diaryappreciation,sentence excerpts,ancient poems,classic articles,topic composition,work summary,word parsing,copy excerpts,other materials and so on,want to know different data formats andwriting methods,please pay attention!全定制电路设计流程详解在电子工程领域，全定制电路设计是一种常见的方法，尤其适用于高性能、低功耗和特殊应用的集成电路设计。
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1. CADENCE全定制IC设计流程§1.1 全定制IC设计Cadence定制IC设计流程向用户提供数字,数模及数模混合电路设计和版图设计与版图设计与验证的全套工具，利用Composer可以进行个层次的电路输入；Analog Artist仿真环境提供多种电路仿真工具与Cadence环境接口;利用Spectre电路仿真器可以进行电路仿真与分析，以确保电路的正确性；Virtuoso 提供版图编辑功能；利用Layout Synthesis可以进行模字mos电路的自动版图设计，利用DLE与IC craftsman可以进行模拟或数模混合电路的版图设计，Diva，Dracula，Vampire三种版图验证工具可以对不同规模的电路进行版图验证，以确保版图与电路的一致性。
利用上述工具，你可以很方便地将设计转化为现实。
下面给出全定制IC设计的流程图。
2.Cadence cdsSPICE 的使用说明Cadence cdsSPICE 也是众多使用SPICE 内核的电路模拟软件之一。
因此他在使用上会有部分同我们平时所用到的PSPICE 相同。
这里我将侧重讲一下它的一些特殊用法。
§ 2－1 进入Cadence 软件包一．在工作站上使用在命令行中（提示符后，如：ZUEDA22>）键入以下命令icfb&↙(回车键)，其中& 表示后台工作。
Icfb 调出Cadence 软件。
出现的主窗口如图2-1-1所示：图 2-1-1Candence 主窗口二．在PC 机上使用1）将PC 机的颜色属性改为256色（这一步必须）；2）打开Exceed 软件，一般选用xstart 软件，以下是使用步骤：start method 选择REXEC （TCP-IP ） ,Programm 选择Xwindow 。
Host 选择10.13.71.32 或10.13.71.33。
host type 选择sun 。
并点击后面的按钮，在弹出菜单中选择command tool 。
确认选择完毕后，点击run ！3）在提示符ZDASIC22> 下键入:setenv DISPLAY 本机ip:0.0(回车)4）在命令行中（提示符后，如：ZUEDA22>）键入以下命令icfb&↙(回车键)即进入cadence 中。
出现的主窗口如图1-1-1所示。
以上是使用xstart 登陆cadance 的方法。
在使用其他软件登陆cadance 时，可能在登录前要修改文件.cshrc ，方法如下：1.1 Candence主窗口在提示符下输入如下命令：vi .cshrc↙（进入全屏幕编辑程序vi）将光标移至setevn DISPLAY ZDASIC22:0.0 处，将“ZDASIC22”改为PC 机的IP，其它不变（重新回到服务器上运行时，还需按原样改回）。
改完后存盘退出。
然后输入如下命令： source .cshrc↙（重新载入该文件）以下介绍一下全屏幕编辑程序vi的一些使用方法：vi使用了两种状态，一是指令态（Command Mode），另一是插入态（Insert Mode）。
当vi处于指令态时，打入的内容会视作指令来解释；而当vi处于插入态时，就可以打入正文（text）文件；大多数vi指令是单字符的。
由插入态改变为指令态，按〈Esc〉键；而由命令态转为插入态，则可以使用下面的插入令，直接打入，无需再按〈Return〉键。
在vi的指令态下，用h，j，k，l键移动光标，具体如下：h——光标左移一个字符；j——光标向下一行；k——光标向上一行；l——光标右移一个字符；以下是一些基本插入命令（须用到的）的用法：i——在光标处插入正文；x——删除光标处的字符；:wq——存盘退出；要记著一点，在插入态处，不能打入指令，必需先按〈Esc〉键，返回指令态。
假若户不知身处何态，也可以按〈Esc〉键，不管处于何态，都会返回指令态其它的一些命令请读者自己参阅有关的书籍。
§ 2－2 建立可进行SPICE模拟的单元文件主窗口分为信息窗口CIW、命令行以及主菜单。
信息窗口会给出一些系统信息（如出错信息，程序运行情况等）。
在命令行中可以输入某些命令。
如我们调用Cadence的命令icfb和一些其它命令，比较重要的有调出帮助文件的openbook&等。
一．File菜单在File菜单下，主要的菜单项有New、Open、Exit等。
在具体解释之前我们不妨先理顺一下以下几个关系。
library(库)的地位相当于文件夹，它用来存放一整个设计的所有数据，像一些子单元（cell）以及子单元（cell）中的多种视图（view）。
Cell（单元）可以是一个简单的单元，像一个与非门，也可以是比较复杂的单元（由symbol搭建而成）。
View则包含多种类型，常用的有schamatic，symbol，layout，extracted，ivpcell等等，他们各自代表什么意思以后将会一一提到。
New菜单项的子菜单下有Library、Cellview两项。
Library项打开New Library窗口，Cellview项打开Create New File窗口，如图1-2-1和1-2-2所示。
图2-2-1 New Library 窗口图2-2-2 Create New File 窗口1）建立库(library):窗口分Library和Technology File 两部分。
Library 部分有Name和Directory两项，分别输入要建立的Library的名称和路径。
如果只建立进行SPICE模拟的线路图，Technology部分选择Don’t need a techfile 选项。
如果在库中要创立掩模版或其它的物理数据（即要建立除了schematic外的一些view），则须选择Compile a new techfile(建立新的techfile)或Attach to an existing techfile(使用原有的techfile)。
2）建立单元文件(cell)：在Library Name 中选择存放新文件的库，在Cell Name中输入名称，然后在Tool选项中选择Composer-Schematic工具(进行SPICE模拟)，在View Name中就会自动填上相应的View Name——schematic。
当然在Tool工具中还有很多别的工具，常用的象Composer －symbol、virtuoso－layout等，分别建立的是symbol、layout的视图（view）。
在Library path file中，是系统自建的library path file 文件的路径及名称(保存相关库的名称及路径)。
Open菜单项打开相应的Open File窗口，如图2-2-3所示。
在Library Name中选择库名，在Cell Names中选择需要打开的单元名。
Mode 项可以选择打开方式——可编辑状态或者只读状态。
图 2-2-3 Open File窗口Exit项退出Cadence软件包。
二．Tools菜单在Tools菜单下，主要的菜单项有Library Manager、Library Path Editor 等。
Library Manager项打开的是库管理器（Library Manager）窗口，如图1-2-4所示。
图 2-2-4 Library Manager窗口在窗口的各部分中，分别显示的是Library、Category、Cell、View相应的内容。
双击需要打开的view名（或同时按住鼠标左右键从弹出菜单中选择Open 项）即可以打开相应的文件。
同样在library manager中也可以建立library 和cell。
具体方法是点击file，在下拉菜单中选择library或cell即可。
Library Path Editor项打开的是Library Path Editor窗口，如图2-2-5 所示。
从File菜单中选择Add Library项，填入相应的库名和路径名，即可包括入相应的库。
图 2-2-5 Library Path Editor窗口三．Technology File菜单这个菜单中的最后一项Edit Layers 可以使用在版图编辑中，用来修改原始图层的一些属性。
选择主窗口的File→Open→Open file，打开相应的文件，即进入了Composer-Schematic Editing窗口，如图1-3-1所示。
窗口左边的按钮分别(从上到下)为Check and Save（检查并存盘）、Save（存盘）、Zoom out by 2（放图 2-3-1 Composer-Schematic Editing窗口大两倍）、Zoom in by 2（缩小两倍）、Stretch（延伸）、Copy（拷贝）、Delete （删除）、Undo（取消）、Property（属性）、Component（加元件）、Wire(Narrow)（画细线）、Wire(Wide)（画粗线）、Pin（管脚）、Cmd options、Repeat（重复），这些分别可以在菜单中找到相应的菜单项。
选择Add/Component菜单，打开相应添加元件的窗口，如图1-3-2所示。
点击Browse，会弹出library manager窗口，一些常用的元器件都在Analoglib 库中。
View Name一般选择symbol，instance Names不用自己填，系统会自己加上去。
添加完元件后需设定元件的模型名称（如果必须的话）以及一些参数的值，特别是mos管和三极管，一定要填model name，图 1-3-2 添加元件窗口否则在模拟时会出错（我们一般使用华晶的元件model）。
填好后，就可以将元件添加到Editing的编辑窗口中去了。
其它的一些连线、移动、删除、复制的操作和一般的EDA工具差不多，这儿就不一一再说了。
还有一点要提到的是，对于交叉相连的两条线，系统会有警告，可对连线稍作修改去除这个警告。
注：以下是一些常用的快捷键：i——添加元件，即打开添加元件的窗口；[——缩小两倍；]——扩大两倍；w——连线（细线）；f——全图显示；p——查看元件属性。
从一种状态转为另一种状态，按escape，或直接点击图标或使用快捷键。
为了使电路图更加明了，一般在电路的输入输出部分加上pin脚。
这在后面的例子中将会提到。
§ 2－4 模拟的设置(重点)Composer-schamatic界面中的Tools→Analog Artist项可以打开Analog Artist Simulation图 2-4-1 Analog Artist Simulation窗口窗口，如图2-4-1 所示。