实验五：数字锁相环与位同步
一种基于FPGA的锁相环位同步提取电路设计
一种基于FPGA的锁相环位同步提取电路设计概述同步是通信系统中一个重要的问题。
在数字通信中，除了获取相干载波的载波同步外，位同步的提取是更为重要的一个环节。
因为只有确定了每一个码元的起始时刻，才能对数字信息作出正确的判决。
利用全数字锁相环可直接从接收到的单极性不归零码中提取位同步信号。
一般的位同步电路大多采用标准逻辑器件按传统数字系统设计方法构成，具有功耗大，可靠性低的缺点。
用FPGA设计电路具有很高的灵活性和可靠性，可以提高集成度和设计速度，增强系统的整体性能。
本文给出了一种基于fpga 的数字锁相环位同步提取电路。
数字锁相环位同步提取电路的原理数字锁相环位同步提取电路框本地时钟产生两路相位相差p的脉冲，其频率为fo=mrb，rb为输入单极性不归零码的速率。
输入信码的正、负跳变经过过零检测电路后变成了窄脉冲序列，它含有信码中的位同步信息，该位同步窄脉冲序列与分频器输出脉冲进行鉴相，分频比为m。
若分频后的脉冲相位超前于窄脉冲序列，则在1端有输出，并通过控制器将加到分频器的脉冲序列扣除一个脉冲，使分频后的脉冲相位退后；若分频后的脉冲相位滞后窄脉冲序列，则在2端有输出，并通过控制器将加到分频器的脉冲序列附加一个脉冲，使分频后的脉冲相位提前。
直到鉴相器的1、2端无输出，环路锁定。
基于fpga的锁相环位同步提取电路该电路如该电路由d触发器组成的二分频器和两个与门组成，它将fpga 的高频时钟信号clk_xm变换成两路相位相反的时钟信号，由e、f输出，然后送给控制电路的常开门g3和常闭门g4。
其中f路信号还作为控制器中的d1和。
南理工通信原理实验报告
目录实验一抽样定理实验 (3)实验七HDB3码型变换实验 (14)实验十一BPSK调制与解调实验 (21)实验十九滤波法及数字锁相环法位同步提取实验 (29)实验一抽样定理实验一、实验目的1.了解抽样定理在通信系统中的重要性。
2.掌握自然抽样与平顶抽样的实现方法。
3.理解低通采样定理的原理。
4.理解实际的采样系统。
5.理解低通滤波器的幅频特性和对抽样信号恢复的影响。
6.理解带通采样定理的原理。
二、实验器材1.主控&信号源、3号模块。
各一块2.双踪示波器一台3.连接线若干三、实验原理1.实验原理框图2.实验框图说明抽样信号由抽样电路产生。
将输入的被抽样信号与抽样脉冲相乘就可以得到自然抽样信号，自然抽样信号经过保持电路得到平顶抽样信号。
平定抽样和自然抽样信号是通过S1切换输出的。
抽样信号的恢复是将抽样信号经过低通滤波器，即可得到恢复的信号。
这里滤波器可以选用抗混叠滤波器（8阶的巴特沃斯低通滤波器）或fpga数字滤波器（有FIR、IIR两种）。
反sinc滤波器不是用来恢复抽样信号的，而是用来应对孔径失真现象。
要注意，这里的数字滤波器是借用的信源编译码部分的端口。
在做本实验室与信源编译码的内容没有联系。
四、实验结果与波形观测实验项目一抽样信号观测及抽样定理验证概述：通过不同频率的抽样时钟，从时域与频域两方面观测自然抽样和平顶抽样的输出波形，以及信号恢复的混叠情况，从而了解不同抽样方式的输出差异和联系，验证抽样定理。
注：通过观测频谱可以看到当抽样脉冲小于2倍被抽样信号频率时，信号会产生混叠。
源端口目标端口连线说明信号源：MUSIC模块3：TH1(被抽样信号) 将被抽样信号送入抽样单元信号源：A-OUT 模块3：TH2(抽样脉冲)提供抽样时钟模块3：TH3(抽样输出)模块3：TH5(LPF-IN)送入模拟低通滤波器2. 开电，设置主控菜单，选择【主菜单】→【通信原理】→【抽样定理】。
调节主控模块的W1使A-out输出峰峰值为3V。
位同步电路实验报告(3篇)
第1篇一、实验目的1. 理解位同步电路的基本原理和工作过程。
2. 掌握位同步电路的设计方法和实验步骤。
3. 培养实际操作能力，提高电子实验技能。
二、实验原理位同步电路是数字通信系统中的一种重要电路，其主要作用是使接收端的数据恢复到与发送端相同的速率和相位。
本实验主要研究相位比较型和频率比较型位同步电路。
1. 相位比较型位同步电路：通过比较接收信号与本地振荡信号的相位，使两者保持一致，从而实现位同步。
2. 频率比较型位同步电路：通过比较接收信号与本地振荡信号的频率，使两者保持一致，从而实现位同步。
三、实验设备1. 实验台：数字通信实验台2. 信号发生器：正弦波信号发生器3. 移相器：移相范围0～360°4. 示波器：双踪示波器5. 逻辑分析仪：16通道逻辑分析仪6. 电源：直流稳压电源四、实验步骤1. 连接实验电路，确保电路连接正确。
2. 将正弦波信号发生器产生的正弦波信号作为接收信号，输入到实验台。
3. 将移相器产生的移相信号作为本地振荡信号，输入到实验台。
4. 打开示波器和逻辑分析仪，观察接收信号和本地振荡信号的波形。
5. 调整移相器，使接收信号和本地振荡信号的相位差逐渐减小。
6. 观察示波器和逻辑分析仪上的波形，记录相位差为0°时的波形。
7. 调整移相器，使接收信号和本地振荡信号的频率差逐渐减小。
8. 观察示波器和逻辑分析仪上的波形，记录频率差为0Hz时的波形。
9. 分析相位比较型和频率比较型位同步电路的工作原理。
10. 总结实验结果，撰写实验报告。
五、实验结果与分析1. 相位比较型位同步电路：当接收信号和本地振荡信号的相位差为0°时，两者同步，位同步电路正常工作。
2. 频率比较型位同步电路：当接收信号和本地振荡信号的频率差为0Hz时，两者同步，位同步电路正常工作。
通过实验，我们验证了相位比较型和频率比较型位同步电路的工作原理，并掌握了位同步电路的设计方法和实验步骤。
基于单片机的数字通信系统位同步提取的设计及分析
基于单片机的数字通信系统位同步提取的设计及分析
在数字通信系统中，发送端按照确定的时间顺序，逐个传输数码脉冲序列中的每个码元。
而在接收端必须有准确的抽样判决时刻才能正确判决所发送的码元，因此，接收端必须提供一个确定抽样判决时刻的定时脉冲序列。
这个定时脉冲序列的重复频率必须与发送的数码脉冲序列一致，同时在最佳判决时刻(或称为最佳相位时刻)对接收码元进行抽样判决。
可以把在接收端
产生这样的定时脉冲序列称为码元同步，或称位同步。
实现位同步的方法和载波同步类似，有直接法(自同步法)和插入导频法(外同步法)两种，而直接法又分为滤波法和锁相法。
本文介绍的方法就是
用直接法中的锁相环实现的。
1 数字锁相位同步提取原理
数字通信系统接收端位同步提取通常采用如图1所示的数字锁相环DPLL(Digital Phase Locked Loop)。
DPLL包括3个部件：
(1)数字鉴相器DPD(Digital Phase Ditector)比较接收码元与本地DCO 输出的位同步时钟相位，输出反映相位差的数字信号。
通信原理实验思考题答案
通信原理实验指导书思考题答案实验一思考题P1-4：1、位同步信号和帧同步信号在整个通信原理系统中起什么作用？答：位同步和帧同步是数字通信技术中的核心问题，在整个通信系统中，发送端按照确定的时间顺序，逐个传输数码脉冲序列中的每个码元，在接收端必须有准确的抽样判决时刻（位同步信号）才能正确判决所发送的码元。
位同步的目的是确定数字通信中的各个码元的抽样时刻，即把每个码元加以区分，使接收端得到一连串的码元序列，这一连串的码元序列代表一定的信息。
通常由若干个码元代表一个字母（符号、数字），而由若干个字母组成一个字，若干个字组成一个句。
帧同步的任务是把字、句和码组区分出来。
尤其在时分多路传输系统中，信号是以帧的方式传送的。
克服距离上的障碍，迅速而准确地传递信息，是通信的任务，因此，位同步信号和帧同步信号的稳定性直接影响到整个通信系统的工作性能。
2、自行计算其它波形的数据，利用U006和U005剩下的资源扩展其它波形。
答：在实验前，我们已经将四种波形在不同频段的数据写入了数据存储器U005（2864）并存放在固定的地址中。
当单片机U006（89C51）检测到波形选择开关和频率调节开关送入的信息后，一方面通过预置分频器调整U004（EPM7128）中分频器的分频比(分频后的信号频率由数码管M001~M004显示)；另一方面根据分频器输出的频率和所选波形的种类，通过地址选择器选中数据存储器U005中对应地址的区间，输出相应的数字信号。
该数字信号经过D/A转换器U007（TLC7528）和开关电容滤波器U008（TLC14CD）后得到所需模拟信号。
自行扩展其它波形时要求非常熟悉信号源模块的硬件电路，最好先用万用表描出整个硬件电路。
此题建议让学生提供设计思路，在设计不成熟的情况很容易破坏信号源。
提示如下：工作流程同已有的信号源，波形的数据产生举例如下：a=sin(2.0*PI*(float)i/360.0)+1.0;/产生360个正弦波点，表示一个周期波形数据/k=(unsigned char)(a/2.0*255.0);/数字化所有点以便存储/将自己产生的360个点追加到数据存储器U005（2864）并存放在后续的固定的地址中，根据单片机U006（89C51）编程选中对应U005的地址，循环周期显示输出即为我们所设计的波形。
超前滞后型数字锁相环提取位同步信号的EDA实现
课题二、超前滞后型数字锁相环提取位同步信号的EDA实现
一、课题任务与要求
1．掌握数字锁相环的基本原理；
2．设计数字锁相环的基本模型；
3．根据模型进行程序设计；
4．根据设计的程序进行仿真验证，须达到以下指标：可从任意给定的NRZ 随机序列中提取位同步信号，可以防止相位抖动，并缩短相位调整时间。
二、数字锁相环的建模思想
参考第11章11.5节内容。
三、具体设计步骤
1、超前滞后型数字锁相环基本框图
位同步脉冲
2、数字锁相抗干扰性能的改善
3、缩短相位调整时间
四、功能仿真与验证。
位同步数字锁相环的原理与应用
位同步数字锁相环的原理与应用黄敏【期刊名称】《地震地磁观测与研究》【年(卷),期】2001(022)003【摘要】@@ 目前，锁相环路已在模拟和数字通讯及无线电电子学的各个领域中得到广泛应用。
随着大规模、超高速的数字集成电路的发展，为数字锁相环路的研究与应用提供了广阔空间。
由于晶体振荡器和数字调整技术的加盟，可以在不降低振荡器的频率稳定度的情况下，加大频率的跟踪范围，从而提高整个环路工作的稳定性与可靠性。
在无线数字遥测台网中，常要求从地震数据流中提取位同步时钟，用以给整机提供稳定、可靠的时钟来保障其正常工作，位同步锁相环是其中一个十分重要的环节。
该时钟应与数据流保持良好的相位同步锁定，只有这样才能保证传输的数字地震信息在恶劣的电磁环境中以极低的误码率及相位抖动稳定可靠传输。
不言而喻，位同步锁相环的性能优良与否，对地震数据流的正常处理有着举足轻重的作用，与模拟锁相环相比，数字锁相环又有工作稳定可靠，调试简单的优点。
因而，采用数字锁相环从二进制数据流中提取位同步时钟，无疑是一种性能价格比优良的选择。
【总页数】3页(P36-38)【作者】黄敏【作者单位】四川省地震局【正文语种】中文【中图分类】P315【相关文献】1.数字锁相环在位同步提取中的应用 [J], 伍建辉;李雅梅;苏小敏2.数字锁相环提取位同步信号的改进与实现 [J], 何文青;宋春林;董航;周英华3.数字锁相环位同步器及其FPGA设计 [J], 陈良灏;韩啸4.基于数字锁相环的无人机测控链通用位同步方法 [J], 孙慧贤;张玉华;黄欣鑫;全厚德;唐友喜5.数字锁相环在低频相位同步控制中的应用 [J], 张玉梅;杨玉珍因版权原因，仅展示原文概要，查看原文内容请购买。
实验二数字锁相环实验报告
实验二数字锁相环
一．实验目的
1. 了解数字锁相环的基本概念
2. 熟悉数字锁相环与模拟锁相环的指标
3. 掌握全数字锁相环的设计
二．实验仪器
1.ZH5001通信原理综合实验系统一台
2.20MHz双踪示波器一台
3.函数信号发生器一台
三．实验内容
3. 同步带宽测量：
增加函数信号发生器输出频率TPMZ03，TPMZ02两点波形失步前频率为62khz
降低函数信号发生器输出频率TPMZ03，TPMZ02两点波形失步前频率为66.1khz
同步带：66.1-62=4.1（KHz）
4. 捕捉带测量
增加函数信号发生器输出频率TPMZ03，TPMZ02两点波形失步前频率为62.1khz
降低函数信号发生器输出频率TPMZ03，TPMZ02两点波形失步前频率为66khz
捕捉带：66-62.1=3.9（KHz）
同步带略大于捕捉带
5. 调整信号脉冲观测
改变函数信号发生器输出频率，观测TPMZ05点波形的变化规律。
通信原理实验大全(完整版)
通信实验指导书电气信息工程学院目录实验一AM调制与解调实验 (1)实验二FM调制与解调实验 (5)实验三ASK调制与解调实验 (8)实验四FSK调制与解调实验 (11)实验五时分复用数字基带传输 (14)实验六光纤传输实验 (19)实验七模拟锁相环与载波同步 (27)实验八数字锁相环与位同步 (32)实验一AM调制与解调实验一、实验目的理解AM调制方法与解调方法。
二、实验原理本实验中AM调制方法：原始调制信号为1.5V直流＋1KHZ正弦交流信号，载波为20KHZ正弦交流信号，两者通过相乘器实现调制过程。
本实验中AM解调方法：非相干解调（包络检波法）。
三、实验所需部件调制板、解调板、示波器、计算机（数据采集设备）。
四、实验步骤1.熟悉实验所需部件。
2.按下图接线。
3.用示波器（或计算机）分别测出上图所示的几个点的波形，并绘制于下面各图中。
4.结合上述实验结果深入理解AM调制方法与解调方法。
实验一参考结果实验二FM调制与解调实验一、实验目的理解FM调制方法与解调方法。
二、实验原理本实验中FM调制方法：原始调制信号为2KHZ正弦交流信号，让其通过V/F （电压/频率转换，即VCO压控振荡器）实现调制过程。
本实验中FM解调方法：鉴频法（电容鉴频＋包络检波＋低通滤波）三、实验所需部件调制板、解调板、示波器、计算机（数据采集设备）。
四、实验步骤1.熟悉实验所需部件。
2.按下图接线。
3.用示波器（或计算机）分别测出上图所示的几个点的波形，并绘制于下面各图中。
4.结合上述实验结果深入理解FM调制方法与解调方法。
实验二参考结果实验三ASK调制与解调实验一、实验目的理解ASK调制方法与解调方法。
二、实验原理本实验中ASK调制方法：键控法（原始数字信号采用250HZ方波信号代替，载波为2KHZ正弦交流信号，利用方波信号切换开关电路实现调制过程。
本实验中ASK解调方法：非相干解调（包络检波法）。
三、实验所需部件调制板、解调板、示波器、计算机（数据采集设备）。
通信原理第11章同步原理
第11章 同步原理终
下面以 DSB 为例来说明插入导频法实现载波同步的基 本方法。图 11.2. 5 ( a )是基带信号的频谱,(b )是其 DSB 信号 的频谱及插入导频的位置(虚线所示)。导频插在 DSB 信号 频谱为 0 的地方,即导频的频率为 f c ,且与调制用的载波信号 正交。插入导频法发送端及接收端的方框图如图 11.2. 6 所 示。
第11章 同步原理终 有时,位定时误差也用相位来表示,称为相位误差,即
当位定时有偏差时,会使信号的取样值下降,而取样值的 下降最终导致数字通信系统误码率的上升。
第11章 同步原理终 以 2PSK 信号为例,当位定时无偏差时,最佳接收机的误码率 为
而当位定时偏差为 t e 时,经推导误码率为
第11章 同步原理终
第11章 同步原理终
图 11.3. 2 位同步信号相位调整过程示意图(图中设 n =4
第11章 同步原理终
如果鉴相器的比较结果是 n 次分频器输出信号(即位同 步信号)相位超前于接收码元相位,如图 11.3. 3 ( a )所示,鉴相 器就向控制电路输出误差信号,使控制电路从其接收到的脉 冲序列中扣除一个脉冲,这样分频器输出的脉冲序列就比原 来正常情况下的脉冲序列滞后一个 T s / n 时间,如图 11.3. 2 ( c )所示。到下一次鉴相器进行比相时,若分频器输出脉冲序 列的相位仍超前,鉴相器再输出一个代表超前的误差信号给 控制电路,使控制电路再扣除一个脉冲,直到分频器输出脉冲 序列的相位不超前为止。如果鉴相器的比较结果是 n 次分频 器的输出脉冲序列相位滞后于接收码元相位,如图 11.3. 3 ( b ) 所示。
第11章 同步原理终
需要说明,在图 11.3. 1 所示的数字锁相环中,相位比较器 是一个关键部件。没有相位比较器的比较结果,控制电路既 不会扣除脉冲也不会附加脉冲,也就意味着无法调整位同步 脉冲的相位。而相位比较器是根据接收基带信号的过零点和 位同步脉冲的位置来确定误差信号的。当发送长连“0 ”或 长连“ 1 ”信号时,接收基带信号在很长时间内无过零点,相位 比较器无法进行比较,致使位定时脉冲在长时间内得不到调 整而发生漂移甚至失步。此即采用 HDB3 来代替 AMI 码的 原因。
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实验五：数字锁相环与位同步 一、 实验目的 1. 掌握数字锁相环工作原理以及触发式数字锁相环的快速捕获原理。 2. 掌握用数字环提取位同步信号的原理及对信息代码的要求。 3. 掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。
二、 实验内容 1. 观察数字环的失锁状态、锁定状态。 2. 观察数字环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差、信息代码的关系。 3. 观察数字环位同步器的同步保持时间与固有频差之间的关系。
三、 基本原理 可用窄带带通滤波器，锁相环来提取位同步信号。实验一中用模数混合锁相环（电荷泵锁相环）提取位同步信号，它要求输入信号是一个准周期数字信号。实验三中的模拟环也可以提取位同步信号，它要求输入准周期正弦信号。本实验使用数字锁相环提取位同步信号，它不要求输入信号一定是周期信号或准周期信号，其工作频率低于模数环和模拟环。 用于提取位同步信号的数字环有超前滞后型数字环和触发器型数字环，此实验系统中的位同步提取模块用的是触发器型数字环，它具有捕捉时间短、抗噪能力强等特点。位同步模块原理框图如图5-1所示，电原理图如图5-2所示（见附录）。其内部仅使用+5V电压。 位同步器由控制器、数字锁相环及脉冲展宽器组成，数字锁相环包括数字鉴相器、量化器、数字环路滤波器、数控振荡器等单元。 下面介绍位同步器的工作原理。 数字锁相环是一个单片机系统，主要器件是单片机89C51及可编程计数器8254。环路中使用了两片8254，共六个计数器，分别表示为8254A0、8254A1、8254A2、8254B0、8254B1、8254B2。它们分别工作在M0、M1、M2三种工作模式。M0为计数中断方式，M1为单稳方式，M2为分频方式。除地址线、数据线外，每个8254芯片还有时钟输入端C、门控信号输入端G和输出端O。 数字鉴相器电原理图及波形图如图5-3（a）、图5-3（b）所示。输出信号宽度正比于信号ui及uo上升沿之间的相位差，最大值为ui的码元宽度。称此鉴相器为触发器型鉴相器，称包含有触发器型鉴相器的数字环路为触发器型数字锁相环。
Ecui(b) 波形(a) 电路uduouduo
QDRDRDcpDcpEc
u
i
Q
图5-3 数字鉴相器 量化器把相位误差变为多进制数字信号，它由工作于M0方式、计数常数为N0的8254 B2完成（N0为量化级数，此处N0=52）。ud作为8254B2的门控信号，ud为高电平时8254B2进行减计数，ud为低电平时禁止计数，计数结束后从8254B2读得的数字为 Nd= N0-N’d 式中N’d为ud脉冲宽度的量化值（下面用量化值表示脉冲宽度和时间间隔），N0≥N’d，读数结束后再给8254B2写入计数常数N0。读数时刻由8254A2控制，它工作在M1模式，计数常数为N0，ui作为门控信号。一个ui脉冲使8254A2产生一个宽度为N0的负脉冲，倒相后变为正脉冲送到89C51的 端，而89C51的外中断1被设置为负跳变中断申请方式。由于8254A2产生的脉冲宽度不小于ud脉冲宽度且它们的前沿处于同一时刻，所以可以确保中断申请后对8254B2读数时它已停止计数。 数字环路滤波器由软件完成。可采用许多种软件算法，一种简单有效的方法是对一组N0作平均处理。设无噪声时环路锁定后ui与uo的相位差为N0/2，则在噪声的作用下，锁定时的相位误差可能大于N0/2也可能小于N0/2。这两种情况出现的概率相同，所以平均处理可以减小噪声的影响，m个Nd值的平均值为
mididmNN1 （5-2）
数字滤波器的输出为
Nc = No / 2 + Nd (5-3）
数控振荡器由四个8254计数器及一些门电路构成，其原理框图如图5-4所示，图中已注明了各个计数器的工作方式和计数常数。 以下分析环路的锁定状态及捕捉过程，此时不考虑噪声的影响。
uoG4Nc-2u4Cu5Nc-2CNoGOGO8254B0M 1 Nc-28254A1M 2 NoG2G3Nou3P1.4Gu2OC8254A0M1 NoG1NoCGO8254B1M 2 Nc-3u6+G6G5u1 图5-4 数控振荡器 环路开始工作时，软件使8254B0和8254B1输出高电平，从而使8254A1处于计数工作状态、8254B1处于停止计数状态，G6处于开启状态，8254A1输出一个周期为N0的周期信号。若环路处于锁定状态，则N’d=N0/2，由式（5-1）及式（5-2）得Nd=N0/2。此时89c51的P1.4口不输出触发脉冲，8254A0输出端仍保持初始化时的高电平，从而使8254B0的门控端G保持低电平、输出端O保持高电平。这样可保持8254A1、8254B1的工作状态不变、环路仍处于锁定状态。若环路失锁，则N’d≠N0/2，Nd≠N0/2，P1.4口输出一个正脉冲u2，在u2作用下，8254A0输出一个宽度为N0的负脉冲，倒相后变为正脉冲u3送给与门G2。G2的另一个输入信号u1来自8254A1。在G1输出的宽度为N 0的正脉冲持续时间内，8254A1一定有（也只有）一个负脉冲信号输入，此负脉冲经G4倒相后与G1输出的正脉冲相与后给8254B0的G端送一个触发信号u4。在u4的作用下，8254B0输出一个宽度为N0-2的负脉冲。在这段时间内，8254A1停止计数工作，8254B1进行减计数且在此时间内的最后一个时钟周期输出一个负脉冲。8254B0输出的负脉冲的后沿重新启动8254A1，使它重新作÷N0分频。设m=1，上述过程的有关波形如图5-5所示，图中uO为环路锁定状态下数控振荡器的输出信号。由图5-5可见，不管失锁时相位误差多少（不会大于N0），只要对数控振荡器作一次调整，就可使环路进入锁定状态，从而实现快速捕捉。 程序流程如图5-6所示，输入信号ui使IE1置“1”，且使8254B2计数，对IE1进行位操作时又使之置“0”。由于量化误差，故当Nd为N0／2，N0/2＋1或N0/2－1时，环路皆处于锁定状态，不对数控振荡器进行调整。程序中令m=16，进行16次鉴相后做一次平均运算，若发现环路失锁，则对数控振荡器进行一次调整。 控制器的作用是保证每次对8254B2进行读操作之前鉴相器只输出一个正脉冲，它由或门7432（U5:B）及16分频器74190（U13）组成。
图5-5 捕获过程波形 当数字环输入信号的码速率与数控振荡器的固有频率完全相同时，环路锁定后输入信号与反馈信号（即位同步信号）的相位关系是固定的且符合抽样判决器的要求（当然开环时它们的相位误差也是固定的，但不符合抽样判决器的要求）。输入信号码速率决定于发送端的时钟频率，数控振荡器固有频率决定于位同步器的时钟频率和数控振荡器固有分频比。由于时钟信号频率稳定度是有限的，故这两个时钟信号的频率不可能完全相同，因此锁相环输入信号码速率与数控振荡器固有频率不可能完全相等（即环路固有频差不为0）。数字环位同步器是一个离散同步器，只有当输入信号的电平发生跳变时才可能对输入信号的相位和反馈信号的相位进行比较从而调整反馈信号的相位，在两次相位调整的时间间隔内，反馈信号的相位相对于输入信号的相位是变化的，即数字环位同步器提取的位同步信号的相位是抖动的，即使输入信号无噪声也是如此。
IE1=1
LOOP
LOOPLOOP
LOOP1
是是
是
否否
否
开 始 置8254B2工作方式,计数常数,P1.7=0 累加运算 P1.7=1读8254B2 m=16,IE1=0求平均值Nd初始化读数大于N0累加了m次?NNNNdooo//?/22121NNNcod12 置8254B0和8254B1工作方式,计数常数P1.4口输出一个正脉冲是否
图5-6 锁相环程序流程 显然，收发时钟频率稳定度越高，数字环的固有频差就越小，提取的位同步信号的相位抖动范围越小。反之，对同步信号的相位抖动要求越严格，则收发时钟的频率稳定度也应越高。 位同步信号抖动范围还与数字位同步器输入信号的连“1”或“0”个数有关，连“1”或“0”个数越多，两次相位调整之间的时间间隔越长，位同步信号的相位抖动越大。 对于NRZ码来说，允许其连“1”、连“0”的个数决定于数字环的同步保持时间tc。tc与收发时钟频率稳定度、码速率RB、允许的同步误差最大值 的关系为： tC =η/（2RBε） tC的定义是：位同步器输入信号断开后，收发位同步信号相位误差不超过 的时间。 关于数字环位同步器的工作原理，可参考文献[3]、[4]、[5]。 用模拟环位同步器或模数环位同步器提取的位同步信号的相位抖动与固有频差无关，但随信息码连“1”、连“0”的个数增多而增大。
四、 实验步骤 本实验使用数字信源单元和位同步单元。 1、熟悉位同步单元工作原理。将数字信源单元的NRZ-OUT连接到位同步单元的S-IN点，接通实验箱电源。调整信源模块的K1、K2、K3开关，使NRZ-OUT的连“0”和连“1”个数较少。 2、观察数字环的锁定状态和失锁状态。 将示波器的两个探头分别接数字信源单元的NRZ-OUT和位同步单元的BS-OUT，调节位同步单元上的可变电容C2，观察数字环的锁定状态和失锁状态。锁定时BS-OUT信号上升沿位于NRZ-OUT信号的码元中间且在很小范围内抖动；失锁时，BS-OUT的相位抖动很大，可能超出一个码元宽度范围，变得模糊混乱。 3、观察位同步信号抖动范围与位同步器输入信号连“1”或连“0”个数的关系。 调节可变电容使环路锁定且BS-OUT信号相位抖动范围最小（即固有频差最小），增大NRZ-OUT信号的连“0”或连“1”个数，观察BS-OUT信号的相位抖动变化情况。 4、观察位同步器的快速捕捉现象、位同步信号相位抖动大小及同步保持时间与环路固有频差的关系。