编码式键盘接口设计实验

一、实验目的和要求

①目的：

加深对VHDL语言的理解，提高对VHDL语言的应用能力，能够分析设计目标的电路特性，根据其设计合理的VHDL程序，并能在实验箱上实际操作所设计的电路，能够设计较为复杂的数字系统。

②要求：

（1）在FPGA内部设计4X4编码式键盘接口，其功能是将16个按键转化为4位二进制编码（如按K0键输出0000，K1键输出0001，····，K15键输出1111），同时给出键键有效信息，每次键有效时，产生由高到低的跳变。

（2）将键值和键有效次数通过LED数码管显示。

③实验条件:

（1）实验箱型号：伟福公司EDA6000实验箱

（2）CPLD型号：Altera公司的EPM7128SLC84-15

（3）开发环境: Quartus II +WAV2000

二、基本原理

三、程序流程

（1）分频电路FREDIV的设计

实际上是一个位二进制计数器（n的具体值由输入时钟频率确定），clk为时钟输入信号，计数器的最高位作为分频输出信号co,使其占空比为50%，本次实验分频系数为1024。

（2）列扫描计数器CNT4A的设计

是一个具有使能控制的4位二进制加法计数器

（3）2-4译码器DECODE的设计

（4）优先编码器ENCODE的设计

设I0~I3为键输入信号，低电平有效，设优先级次序I0最高，I3最低。Y1~Y0为编辑输出，KA为键值检测信号。

（5）具有清零和保持功能的十六进制加法计数器CNT16A的设计

（6）寄存器REG4的设计

（7）三态缓冲器TS4的设计

（8）计数器CNT4B的设计

（9）LED数码管显示译码DECODERS的设计

四、仿真与调试

分频电路FREDIV：

将发生器封装成一个元件，以便在更高层设计中调用。

列扫描计数器CNT4A：

将发生器封装成一个元件，以便在更高层设计中调用。程序代码见附页。

2-4译码器DECODE：

将发生器封装成一个元件，以便在更高层设计中调用。程序代码见附页。

优先编码器ENCODE：

将发生器封装成一个元件，以便在更高层设计中调用。程序代码见附页。

十六进制加法计数器CNT16A：

将发生器封装成一个元件，以便在更高层设计中调用。程序代码见附页。

寄存器REG4：

将发生器封装成一个元件，以便在更高层设计中调用。程序代码见附页。

三态缓冲器TS4：

将发生器封装成一个元件，以便在更高层设计中调用。程序代码见附页。

计数器CNT4B：

将发生器封装成一个元件，以便在更高层设计中调用。程序代码见附页。

LED数码管显示译码DECODERS

（假设数码管共阴。为了方便观察，未将DECODERS接入电路）

键盘接口顶层电路图ALL：

仿真波形：

键盘接口顶层电路图ALL2：

此处延时比较大

此处可以观察到，有键按下时，LED2显示的数值加1。K1变为低电平时，显示LED1显示的只能是0,1,2,3。K2变为低电平时，显示LED1显示的只能是4,5,6,7。K3变为低电平时，显示LED1显示的只能是8,9,10,11。K4变为低电平时，显示LED1显示的只能是12,13,14,15。【具体下载到硬件上时完全符合实验要求】

五、小结与体会

本次实验让我体会到了设计电路、仿真电路、调测电路中的苦与甜。电子系统设计是我们大学生必须掌握的技能。我们必须好好珍惜这次实验机会。在设计仿真的过程中，根据冯月琴老师的指导，参考了课本上的单片机与CPLD芯片结合的编码式键盘接口设电路。在调试电路时，出现错误，无从下手。只得请教老师。冯老师给我们演示了调试方法。最后，在电路图中多添加了几个引脚来观察中间过程产生的信号量，我成功解决错误问题。

完成紧张有序的设计实践后，我觉得自己的动手能力有了很大的提高。自己动脑筋解决了遇到的问题，不懂的地方向老师或者同学请教。这增强了自己对硬件描述语言理解，书本上的知识有了用武之地。

六、程序代码

分频电路FREDIV：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY FREDIV IS

PORT (clk:IN STD_LOGIC;

co:OUT STD_LOGIC);

END FREDIV;

ARCHITECTURE one OF FREDIV IS

SIGNAL q: STD_LOGIC_VECTOR(9 DOWNTO 0);

BEGIN

PROCESS(clk)

BEGIN

IF(clk'event AND clk='1')THEN

IF (q="1111111111")THEN

q<="0000000000";

ELSE

Q<=Q+1;

END IF;

END IF;

END PROCESS;

CO<=q(9);

END one;

列扫描计数器CNT4A：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT4A IS

PORT (clk:IN STD_LOGIC;

en:IN STD_LOGIC;

q:BUFFER STD_LOGIC_VECTOR(1 DOWNTO 0)); END CNT4A;

ARCHITECTURE one OF CNT4A IS

BEGIN

PROCESS(clk,en)

BEGIN

IF(clk'event AND clk='1')THEN

IF (en='1')THEN

q<=q+1;

END IF;

END IF;

END PROCESS;

END one;

2-4译码器DECODE：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY DECODE IS

PORT ( a:IN STD_LOGIC_VECTOR(1 DOWNTO 0);

y:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)); END DECODE;

ARCHITECTURE one OF DECODE IS

SIGNAL q: STD_LOGIC_VECTOR(9 DOWNTO 0);

BEGIN

y(0)<='0'WHEN a=0 else '1';

y(1)<='0'WHEN a=1 else '1';

y(2)<='0'WHEN a=2 else '1';

y(3)<='0'WHEN a=3 else '1';

END one;

优先编码器ENCODE：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY ENCODE IS

PORT ( I0,I1,I2,I3:IN BIT;

y0,y1,ka:OUT BIT);

END ENCODE;

ARCHITECTURE one OF ENCODE IS

BEGIN

y1<=(I0 and I1 and (not I2)) or (I0 and I1 and (not I3)); y0<=(I0 and (not I1)) or (I0 and I2 and (not I3));

ka<=I0 and I1 and I2 and I3;

END one;

十六进制加法计数器CNT16A：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT16A IS

PORT ( clk,clr:IN STD_LOGIC;

DAV :OUT STD_LOGIC);

END CNT16A;

ARCHITECTURE one OF CNT16A IS

SIGNAL q: STD_LOGIC_VECTOR(3 DOWNTO 0);

BEGIN

process(clk,clr)

begin

if (clk'event and clk='1') then

if (clr='1') then

q<="0000";

elsif (q=15) then

q<="1111";

else

q<=q+1;

end if;

end if ;

end process;

process(q)

begin

if (q="1111") then

DAV<='0';

else

DAV<='1';

end if;

end process;

END one;

寄存器REG4：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY REG4 IS

PORT ( clk:IN STD_LOGIC;

d: IN STD_LOGIC_VECTOR(3 DOWNTO 0); q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );

END REG4;

ARCHITECTURE one OF REG4 IS

BEGIN

process(clk)

begin

if (clk'event and clk='0')then

q<=d;

end if;

end process;

END one;

三态缓冲器TS4：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY TS4 IS

PORT ( en:IN STD_LOGIC;

di: IN STD_LOGIC_VECTOR(3 DOWNTO 0); do: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );

END TS4;

ARCHITECTURE one OF TS4 IS

BEGIN

process(en,di)

begin

if (en='0')then

do<=di;

else do<="ZZZZ";

end if;

end process;

END one;

计数器CNT4B：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT4B IS

PORT (clk:IN STD_LOGIC;

q:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));

END CNT4B;

ARCHITECTURE one OF CNT4B IS

BEGIN

PROCESS(clk)

BEGIN

IF(clk'event AND clk='0')THEN

q<=q+1;

END IF;

END PROCESS;

END one;

LED数码管显示译码DECODERS ：

library ieee;

use ieee.std_logic_1164.all;

entity DECODERS is

port( I: in std_logic_vector(3 downto 0);

Q: out std_logic_vector(6 downto 0)

);

end DECODER;

architecture behv of DECODERS is

constant LED_SEGMAP0 : std_logic_vector(6 downto 0):= "0111111"; constant LED_SEGMAP1 : std_logic_vector(6 downto 0):= "0000110"; constant LED_SEGMAP2 : std_logic_vector(6 downto 0):= "1011011"; constant LED_SEGMAP3 : std_logic_vector(6 downto 0):= "1001111"; constant LED_SEGMAP4 : std_logic_vector(6 downto 0):= "1100111"; constant LED_SEGMAP5 : std_logic_vector(6 downto 0):= "1101101"; constant LED_SEGMAP6 : std_logic_vector(6 downto 0):= "1111101"; constant LED_SEGMAP7 : std_logic_vector(6 downto 0):= "0000111"; constant LED_SEGMAP8 : std_logic_vector(6 downto 0):= "1111111"; constant LED_SEGMAP9 : std_logic_vector(6 downto 0):= "1101111";

begin

process (I)

begin

case I is

when x"0" => Q <= LED_SEGMAP0;

when x"1" => Q <= LED_SEGMAP1;

when x"2" => Q <= LED_SEGMAP2;

when x"3" => Q <= LED_SEGMAP3;

when x"4" => Q <= LED_SEGMAP4;

when x"5" => Q <= LED_SEGMAP5;

when x"6" => Q <= LED_SEGMAP6; when x"7" => Q <= LED_SEGMAP7; when x"8" => Q <= LED_SEGMAP8; when x"9" => Q <= LED_SEGMAP9; when others=> Q <= "XXXXXXX";

end case;

end process;

end behv;