EDA实验四人抢答器报告

成绩指导教师日期

张歆奕2014-3-27 五邑大学实验报告

实验课程名称：

电子系统EDA

院系名称：信息学院

专业名称：电子信息工程

实验项目名称：四人抢答器

班级：学号：

报告人：

一． 设计方案

设计是以Verilog HDL 语言为基础设计的电子抢答器，在设计过程中先将系统模块化，然后逐步实现，根据设计功能要求，该设计主要包括按键抢答输入，数码管显示组号，蜂鸣器报警电路，倒计时电路和数码管显示倒计时电路。抢答器整体结构图，如图1

图1

该系统可实现要求中的基本功能，K1，K2，K3，K4为抢答开关，按下该键（Ki=0）进行抢答，释放该键（Ki=1）不抢答；按下START 键后，20秒倒计时开始，由倒计时模块输出时间到译码模块，译码模块控制LED2显示倒计时间。在20秒内，当有一路抢答键最先按下，抢答成功者组号由抢答模块直接输出组号对应的数码管的二进制编码，使数码管LED1直接显示其组号，SPEAKER 鸣响，停止倒计时，同时封锁其它各路抢答信号；若在20秒内没有抢答键按下，LED2显示00，LED1显示“F”，表示超时，封锁所有抢答信号，需按下START ，才可以开始下一次抢START 为抢答开始开关。

二． 设计的实现

(一) 抢答模块

K1

K2

K4

K3 START

抢答模块

蜂鸣器

抢答成功信号

二进制组号或超时

数码管显示组号LED1

停止倒计时信号

倒计时模块

超时信号

译码模块

数码管显示倒计时

LED2

时钟 信号

分频器

Clk_1s

程序代码：

module qiangda(clk,start,key,seg_zuhao,s_out,chaoshi,block);

input clk,start,chaoshi; //定义时钟信号，抢答开始信号，超时信号输入input [3:0]key; ////四路抢答输入端口

output reg[7:0] seg_zuhao; //输出七段数码管

output reg s_out,block; //输出锁存信号和蜂鸣器信号

reg [3:0]out;

reg speaker; //蜂鸣器控制

integer i;

always @(posedge clk or negedge start or posedge chaoshi)

begin

if(!start)

begin

seg_zuhao=8'b10111111; //数码管显示“-”

block=0;

out=4'd0;

speaker=1'b0;

end

else if(chaoshi==1) begin block<=1;seg_zuhao<=8'b10001110;end else

if(!block)

begin

if(key==4'b0111)

begin

out=4'd1;

seg_zuhao=8'b11111001; //数码管显示组号“1”

block=1; //封锁其它人抢答

speaker=1'b1; //蜂鸣器

end

else if(key==4'b1011)

begin

out=4'd2;

seg_zuhao=8'b10100100; //数码管显示组号“2”

block=1;

speaker=1'b1;

end

else if(key==4'b1101)

begin

out<=4'd3;

seg_zuhao=8'b10110000; //数码管显示组号“3”

block=1;

speaker=1'b1;

end

else if(key==4'b1110)

begin

out=4'd4;

seg_zuhao=8'b10011001; //数码管显示组号“4”

block=1;

speaker=1'b1;

end

else seg_zuhao=8'b11111111;

end

end

always@(posedge clk) //蜂鸣器部分

begin

if(speaker==1)

begin

if(i<25000000) begin s_out<=1;i<=i+1;end //设计蜂鸣时长为0.5秒

else s_out<=0;

end

else begin s_out<=0;i<=0;end

end

endmodule

说明：本段程序实现基本的抢答功能，block为锁存信号，当有一组按下抢答按钮后，系统锁存，其他组别抢答无效；同时通过speaker向蜂鸣器发出信号，蜂鸣器响一下表示抢答成功；于此同时信号block输送给倒计时模块，用于停止倒计时；seg_zuhao为静态显示抢答成功的组号，预置数为”-”;当接受到超时信号chaoshi时，系统锁存，所有组抢答无效，同时seg_zuhao输出“F”，表示超时。

(二)分频器

程序代码:

module time_1s(clk,clk_1s);

input clk;

output reg clk_1s;

integer m;

always @(posedge clk)

begin

if(m<'d2*******)

m<=m+'d1;

else

begin

m<='d0;

clk_1s<=~clk_1s;

end

end

endmodule

说明：输入时钟信号和抢答模块的一样都是50MHZ,通过计数25000000次翻转一次电平实现分频，以此达到输出一秒时钟周期的时钟信号，用于计时模块。

(三)倒计时模块

程序代码：

module daojishi20(clk_1s,ji20_gewei,ji20_shiwei,chaoshi,start,block);

input clk_1s,start,block;

output reg[3:0] ji20_gewei,ji20_shiwei;

output reg chaoshi;

reg[5:0] ji20;

always @(posedge clk_1s,negedge start)

begin

if(start==0)

begin ji20=6'd20;

ji20_gewei=4'd0;

ji20_shiwei=4'd2;

chaoshi=0;

end

else if(!block)

begin

if(ji20==0)

begin

ji20_gewei=0;

ji20_shiwei=0;

chaoshi=1;

else if (ji20<11)

begin

ji20=ji20-6'b1;

ji20_gewei=ji20;

ji20_shiwei=4'd0;

end

else

begin

ji20=ji20-6'b1;

ji20_gewei=ji20-6'd10;

ji20_shiwei=4'd1;

end

end

end

endmodule

说明：该部分有倒计时功能和将两位倒计时时间转化输出到译码模块的功能。当start为高电平时，开始抢答，20秒倒计时开始，在此期间，若有人抢答成功则停止计时，否则一直计时至0；当ji20为20时，ji20_shiwei 输出2，ji20_gewei输出4'd0，ji20自减一; 当ji20小于20时，ji20_shiwei 输出1，ji20_gewei输出ji20-6'd10 ，ji20自减一; 当ji20小于10时，ji20_shiwei输出0，ji20_gewei输出ji20，ji20自减一；当ji20等于0时，ji20_shiwei输出0，ji20_gewei输出0，并且输出超时信号到抢答模块，用于停止抢答。当start为低电平时，ji20重置为20，超时信号重置为0。

(四)译码模块

程序代码：

module yimaqi(datain,dataout);

input [3:0] datain;

output reg[7:0] dataout;

always @(*)

begin

case (datain)

4'd0 : dataout = 8'b11000000; // 0

4'd1 : dataout = 8'b11111001; // 1

4'd2 : dataout = 8'b10100100; // 2

4'd3 : dataout = 8'b10110000; // 3

4'd4 : dataout = 8'b10011001; // 4

4'd5 : dataout = 8'b10010010; // 5

4'd6 : dataout = 8'b10000010; // 6

4'd7 : dataout = 8'b11111000; // 7

4'd8 : dataout = 8'b10000000; // 8

4'd9 : dataout = 8'b10010000; // 9

default : dataout = 8'b11111111;

end

endmodule

说明：功能主要是将接收到的数字信号，转化成七段数码管可以显示出来的七位二进制数字。

三．设计的结果

(一)抢答器原理图，如图2所示

图2 原理图

(二)仿真图

图3 20秒内无人抢答仿真图

图4 几人抢答仿真图

分析：zuohao_display显示的组号是对应七段数码管的，time_d_shiwei和

time_d_gewei分别对应倒计时的十位和各位，只是用观测倒计时输出的时间是否正确，要想在数码管上显示还必须通过译码模块译码才可以，

time_display_shiwei和time_display_gewei则是译码之后的对应七段数码管的二进制数。Clk_1s为了验证分频输出的时钟是否为1秒的周期信号。

从图3可以看出，20秒内无人抢答，倒计时正常计数，虽然20秒后有人抢答，但是无效。

从图4可以看出，20秒内有四人都抢答，但是只有第一个抢答的第一组有效，蜂鸣器也响了0.5秒。

(三)设计完成度

从总体情况来看，设计还算是比较成功的，下载到开发版验证，达到所要求的基本功能，没有发现功能缺陷。

四．设计的特点

抢答模块：使用50MHZ时钟信号作为敏感条件，可以提高几人同时抢答的时候的判断精准度，不容易出现误判的情况。抢答成功之后的组号输出，不需要经过译码模块译码，直接输出到七段数码管即可显示；自带蜂鸣器输出，不需要蜂鸣器模块。

分频器：精准输出1秒时钟信号，使倒计时更为准确。

倒计时模块：在进行计时的时候，会自动分离十位和个位的数字，输出到译码模块，不需要另外增加模块；

整体电路使用模块化设计，便于逐个实现所想要的功能，修改错误和增加额外功能更为便捷和简单。