hdl实验3

实验名称： HDL语言 姓名： 学号：
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实验报告
课程名称： HDL语言 指导老师： 余锋 成绩：______________
实验名称： 模拟实现内存空间 实验类型： 同组学生姓名：_____________
一、实验目的和要求（必填） 二、实验内容和原理（必填）
三、主要仪器设备（必填） 四、操作方法和实验步骤
五、实验数据记录和处理 六、实验结果与分析（必填）
七、讨论、心得

实验三.模拟实现内存空间
一．实验目的
模拟实现一个宽度为32，深度为256的内存空间，先向内存空间写一批数据，再读出这批数据，并比较数
据是否正确；
要求完成ram的实现代码和tb_ram的仿真测试代码；

二．实验仪器
计算机PC：ModelSim SE 6.5软件

三．实验内容
模拟实现一个宽度为32，深度为256的内存空间，先向内存空间写一批数据，再读出这批数据，并比
较数据是否正确；
要求完成ram的实现代码和tb_ram的仿真测试代码；
//ram.v
module ram(
input clk_i,
input rst_i,
input wr_en_i,
input rd_en_i,
input [7:0] addr_i,
inout [31:0] data_io
);

reg [31:0] bram[255:0];
//add implementation code here
endmodule
提供输入： clk_i 时钟信号，100MHz；
rst_i 复位信号，高电平复位；
wr_en_i 写使能，表示data_io的数据有效；
rd_en_i 读使能，表示要求读出内存中的数据；
addr_i 地址信号表示要访问的数据所在地址；
要求输出： data_io 当wr_en_i有效时，表示为写入到内存的数据，当rd_en_i有效时，表示要求
读出在addr_i的内存数据；

专业：电子信息技术及仪器
姓名：
学号：
日期： 2012.3.13
地点： 生仪楼202
实验名称： HDL语言 姓名： 学号：

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四．实验步骤
实现一个宽度为32，深度为256的内存空间
实验代码

endmodule
//tb_top.v
module top_ram;

wire clk;
wire rst;
wire wr_en;
wire rd_en;
wire [7:0] addr;
wire [31:0] data;

ram inst_ram(
.clk_i(clk),
.rst_i(rst),
.wr_en_i(wr_en),
.rd_en_i(rd_en),
.addr_i(addr),
.data_io(data)
);

tb_ram inst_tb_ram(
.clk_o(clk),
.rst_o(rst),
.wr_en_o(wr_en),
.rd_en_o(rd_en),
.addr_o(addr),
.data_io(data)
);

endmodule
module ram(
input clk_i,
input rst_i,
input wr_en_i,
input rd_en_i,
input [7:0] addr_i,
inout [31:0] data_io);
实验名称： HDL语言 姓名： 学号：
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reg [31:0] bram[255:0];
reg [31:0] rd_o;
reg t;

assign data_io = t ? rd_o : 32'hz;
integer i;

always @(posedge clk_i)
begin
if (rst_i)
begin
for(i=0;i<=255;i=i+1)
bram[i] <= 32'h0;
end
else if(wr_en_i)
bram[addr_i] <= data_io;
else if(rd_en_i)
rd_o <= bram[addr_i];
end

always @(posedge clk_i)
begin
if(rd_en_i)
t <= 1'h1;
else
t <= 1'h0;
end

endmodule
//tb_ram.v
module tb_ram(
output reg clk_o,
output reg rst_o,
output reg wr_en_o,
output reg rd_en_o,
output reg [7:0] addr_o,
inout [31:0] data_io
);
reg [31:0] data;
assign data_io = wr_en_o ? data : 32'hz;

initial begin
$monitor($time,"addr_o = %x, data_io = %x, wr_en_o = %x, rd_en_o = %x", addr_o, data_io,
wr_en_o, rd_en_o);
实验名称： HDL语言 姓名： 学号：
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clk_o = 1'b0;
rst_o = 1'b1;
wr_en_o = 1'b0;
rd_en_o = 1'b0;
addr_o = 8'h0;
data = 32'h0;
#100;
rst_o = 1'b0;

write(8'h02,32'h23);
write(8'h03,32'h53);
write(8'h11,32'h10);

read(8'h02);
read(8'h03);
read(8'h11);

#100;
rst_o = 1'b1;
#100;
rst_o = 1'b0;
end

always
#5 clk_o = ~clk_o;

task write(
input [7:0] a_i,
input [31:0] b_i
);
begin
#100;
@(posedge clk_o);
addr_o = a_i;
data = b_i;
wr_en_o = 1'b1;
@(posedge clk_o);
wr_en_o = 1'b0;
end
endtask

task read(
实验名称： HDL语言 姓名： 学号：
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input [7:0] addr
);
begin
#100;
@(posedge clk_o);
addr_o = addr;
rd_en_o = 1'b1;
@(posedge clk_o);
rd_en_o = 1'b0;
end
endtask

四、仿真结果：
实验名称： HDL语言 姓名： 学号：

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五.实验小结
本次实验相对比较困难，用modelsim来模拟一个RAM，编程的时候几乎没什么想法，这是
和同学讨论来讨论去才想出头绪来，有了一个大致的方向。首先得明白几个控制信号的作用，当
他们分别为高电平作用时需要做出什么反映。