计算机组成原理TEC-4实验指导书
计算机组成原理实验指导
计算机组成原理实验指导0的原码不唯一：.定点小数 [+0]原 = 0.0 0[-0]原 = 1.0 0.整数 [+0]原 = 00 0[-0]原 = 10 0二. 补码表示整数的补码:[X]补为整数X 的补码，X 为任意整数，n 为整数的位数。
小数的补码：[X]补是小数X 的补码，X 为任意小数，2为模数。
+2 +1 0 -1 1≤[X]原<2 0≤[X]原<1性质1)0的补码唯一整数0 [+0]补= 00 0[-0]补= 2n+1-00...0 = 2n+1=00...0(mod 2n+1) 小数0 [+0]补= 0.00 0[-0]补= 2-0.00…0 = 2 =0.00…0 (mod2)设[X]补=XSXn-1Xn-2…X1X0，XS是补码的符号位，XS=0时，X 为正；XS=1时，X为负。
补码的表示范围是：.正整数2n>X≥0.负整数0≥X≥-2n整数X的补码可以写成：[X]补= 2n+1·XS + X三.反码表示整数反码的定义或[X]反= X (mod 2n+1-1)小数反码的定义为：或[X]反= X (mod 2-2-n)性质：(1) 0的反码不唯一，整数0[+0]反= 00 0[-0]反= (2n+1-1) + (-00…0) = 11…1(mod 2n+1-1)小数0[+0]反= 0.00 0[-0]反= 2 - 2-n - 0.00…0 = 1.1…1(mod 2-2-n)(2) 反码与补码的关系根据定义，当X为正数时，[X]补= [X]反；当X为负整数时，[X]补= [X]反+ 1 ；当X为n位负小数时，[X]补= [X]反+ 2-n实验要求:根据以上的理论知识,用Visual C++编写一个求一个字节的整数和小数的原码,反码,补码程序。
要求：所有的数据用二进制来实现，整数和小数分别处理，要有友好的操作界面。
实验二、数据校验码实验理论知识数据校验的实现原理：数据校验码是在合法的数据编码之间，加进一些不允许出现的(非法的)编码，使合法的数据编码出现错误时成为非法编码。
计算机组成原理实验指导书
计算机组成原理实验指导书计算机组成原理实验指导书目录实验一8位算术逻辑运算实验1实验二带进位控制8位算术逻辑运算实验5实验三16位算术逻辑运算实验8实验四移位运算器实验12实验五存储器实验14实验六微控制器实验17实验七基本模型机的设计与实现25实验前说明本章将详细介绍每个实验的实验目的、实验原理、软硬件的设计方法等，在实验前实验者必须重温计算机组成原理前序课程《数字逻辑》，它是完成本章实验的基础。
通过本章实验让实验者加深对所学课程的理论知识的理解，力图使实验者的实验动手能力与综合能力进一步提高，同时可以完成对学生阅读计算机硬件逻辑图的综合培训。
在DVCC系列实验计算机上进行实验时，部分实验线路需要实验者自己连接，连接时，单个信号线相连时，选用单股实验导线，根据实验中的连线要求，将对应信号线相连；多个信号线相连时，选用排线（4芯、5芯、6芯、8芯），根据实验中的连线要求，将对应的信号插座连接起来，凡是多芯信号插座，都用一个白色小圆点作为第一脚的标志，只要一对一就行。
做实验前跳线设置：（1）、J20，J21，J22，ZI2,CN4CN0接上短路片，（2）、JJ23，J24，J25，J26接左边；（3）、J27,J28右边；（4）、J29不接；（5）、JA1，JA2，JA3，JA4置“高阻”；（6）、JA5置“接通”；（7）、JA6置“手动”；（8）、JA8置“微程序”实验一8位算术逻辑运算实验一、实验目的1、掌握简单运算器的数据传送通路组成原理。
2、验证算术逻辑运算功能发生器74LS181的组合功能。
二、实验内容1、实验原理实验中所用的运算器数据通路如图3－1所示。
其中运算器由两片74LS181以并/串形成8位字长的ALU构成。
运算器的输出经过一个三态门74LS245(U33)到内部数据总线BUSD0～D7插座BUS1～2中的任一个（跳线器JA3为高阻时为不接通），内部数据总线通过LZD0～LZD7显示灯显示；运算器的两个数据输入端分别由二个锁存器74LS273（U29、U30）锁存，两个锁存器的输入并联后连至内部总线BUS，实验时通过8芯排线连至外部数据总线EXD0～D7插座EXJ1～EXJ3中的任一个；参与运算的数据来自于8位数据开并KD0～KD7，并经过一三态门74LS245（U51）直接连至外部数据总线EXD0～EXD7，通过数据开关输入的数据由LD0～LD7显示。
计算机组成原理_实验四参考资料
计算机组成原理实验四参考资料一、实验箱（TEC-5）模型机的指令系统表1 机器指令系统因此，以下程序中各指令所对应的机器代码为二、实验箱（TEC-5）模型机的控制器控制器用来产生数据通路操作所需的控制信号。
TEC-5提供了一个微程序控制器如下图1.2所示。
#S #S #图1.2 控制器框图因此，TEC-5的微指令字长31位，其中顺序控制部分9位（P2~P0这三位为判别字段，uA5-uA0这六位为后继微指令地址）。
以及控制字段22位（从S3到TJ），这22位均可直接连接到数据通路对应信号端实现控制。
以上操作信号在数据通路中对应的位置，见下图。
S3S2S1S0M图3.1 运算器实验电路图3.2 双端口存储器实验电路图三、实验箱（TEC-5）模型机的微程序执行流程模型机的微程序执行过程如下图3.7流程图所示。
说明如下：1、当打开机器电源或按下复位按钮CLR#时，模型机的第一条微程序总是从000000B （uA5~uA0=000000）处开始执行。
2、接着，微指令根据SWC、SWB、SW A三个控制台专用的操作开关的值来决定微程序下一步的走向（即决定uA5~uA0的值），例如，若SWC=0、SWB=1、SW A=0，根据下图，其将会执行的下一条微指令地址为0AH（即uA5~uA0=001010，可在信号灯uA5~uA0上观察到结果）。
3、每一条微指令执行时，其地址均可在信号灯uA5~uA0上观察到。
4、按下复位按钮CLR#时，模型机又跳回到000000B（uA5~uA0=000000）处开始执行。
5、只有当控制台信号SWC=0、SWB=0、SW A=0时，才能进入到程序的“取指令”—>“执行指令”—>“取指令”—>“执行指令”—>…执行完全部程序后停机（TJ）的过程。
00KT Array图3.7 微程序流程图四、实验箱（TEC-5）模型机的控制台操作开关SWC、SWB、SWA详解实验通路中的所有控制信号一旦与微程序控制器相连，便无法再如前面实验一样用开关单独控制了（例如，无法再通过开关控制LDRI和WR1/WR0信号从而完成对寄存器的写入）。
计算机组成原理与系统结构实验学生指导书
目录实验一系统认识实验 (2)实验二算术逻辑运算实验 (9)实验三进位控制实验 (12)实验四移位运算实验 (14)实验五静态随机存储器实验 (16)实验六总线控制器实验19实验七微程序控制器实验 (21)实验一系统认识实验一、实验目的1 ．搭建并操作一个最基本的模型计算机。
2 ．建立对计算机组成及其原理的基本认识。
二、实验设备1．TDN-CM+或TDN-CM++教学实验系统一套。
2 ．PC 微机一台。
三、实验原理1．一台简单模型计算机的结构为了更好地理解计算机的各组成部件是如何相互配合进行工作的，我们将设计一个最基本的模型计算机。
根据前面小节的知识，我们将算术逻辑运算器、控制器、寄存器、内部总线等部件搭接起来构成一个CPU，然后再加上存储器、输入设备、输出设备即构成一台完整的模型计算机。
其逻辑框图见图 1.4-1。
其中ALU 为运算器、DR1、DR2 为工作暂存器、R0 为通用寄存器、AR 为地址寄存器、PC 为程序计数器、IR 为指令寄存器、TIME 为时序发生器、MEM 为程序存储器、INPUT 为输入设备、OUTPUT 为输出设备、MC 为微程序控制器。
2 ．模型计算机的程序本系统设计了四条指令，构成了此模型计算机的指令系统，即：应用该指令系统可以编写一段反映计算机操作的指令序列，它们就构成了所谓的计算机程序，并将其以二进制存放在主存储器的连续的单元中。
计算机通过连续运行该段程序，就可以解决各种复杂的计算或是控制问题。
3 ．微程序Microprogram为实现以上计算机程序的操作，控制器对应于每一条机器指令都需要进行一系列的微操作来完成该机器指令的操作。
一个微操作则对应一条微指令。
如果控制器采用最普遍使用的微程序控制器，则一条机器指令的操作就需要一系列微指令来完成。
它们构成计算机的微程序并且是以二进制数的形式存放在控制存储器的存储单元中。
与以上机器指令对应的微操作内容如表1.4-1 所示。
CCT-IV计算机组成原理实验指导书
CCT－IV计算机组成原理实验指导书目录实验一运算器实验 (3)(一) 算术逻辑运算实验 (3)(二) 进位控制实验 (7)(三) 移位运算实验 (10)实验二存储器实验 (12)实验三微控器实验 (16)实验四基本模型机设计与实现 (23)实验五带移位运算的模型机的设计与实现 (30)实验六复杂模型机的设计与实现 (37)实验七可重构原理计算机组成设计实验 (46)实验八扩展8255并行口实验 (52)实验九PLD应用实验 (57)实验一运算器实验（一）算术逻辑运算实验一. 实验目的1. 掌握简单运算器的数据传送通路。
2. 验证运算功能发生器( 74LS181)的组合功能。
二. 实验设备CCT－IV计算机组成原理教学实验系统一台，排线若干。
三. 实验内容1. 实验原理实验中所用的运算器数据通路图1－1所示。
其中运算器由两片74LS181以并/串形成构成8位字长的ALU。
运算器的输出经过一个三态门(74LS245)和数据总线相连，运算器的两个数据输入端分别由二个锁存器(74LS373)锁存，锁存器的输入连至数据总线，数据开并(“INPUT DEVICE”)用来给出参与运算的数据，并经过一三态门(74LS245)和数据总线相连，数据显示灯(“BUS UNIT”)已必数据总线相连，用来显示数据总线内容。
图中已将用户需要连接的控制信与用圆圈标明(其他实验相同，不再说明)，其中除T4为脉冲信与，其它均为电平信号。
由于电路中的时序信号均已连至“W/R UNIT”的相应时序信号引出端,因此,在进行实验时,只需将“W/R UNIT”的T4接至“STATE UNIT”的微动开关KK2的输出端，按动微动开关,即可获得实验所需的单脉冲，而S3、S2、S1、S0、Cn、M、LDDR1、LDDR2、ALU－B、SW－B各电平控制信号用“SWITCH UNIT”中的二进制数据开关来模拟，其中Cn、ALU－B、SW－B为电低电平有效，LDDR1、LDDR2为高电平有效。
计算机组成原理实验指导书
实验一运算器实验实验目的：了解模型机中算术、逻辑运算单元的控制方法。
实验内容：利用CPTH 实验仪的K16..K23 开关做为DBUS 数据，其它开关做为控制信号，将数据写累加器A和工作寄存器W，并用开关控制ALU的运算方式，实现运算器的功能。
实验原理：CPTH 中的运算器由一片CPLD实现，有8 种运算，通过S2，S1，S0 来选择，运算数据由寄存器A及寄存器W 给出，运算结果输出到直通门D。
实验步骤：连接线表1. 将55H写入A寄存器二进制开关K23-K16用于DBUS[7:0]的数据输入，置数据55H置控制信号为：按住STEP脉冲键，CK由高变低，这时寄存器A的黄色选择指示灯亮，表明选择A寄存器。
放开STEP键，CK由低变高，产生一个上升沿，数据55H被写入A寄存器。
2. 将33H写入W寄存器二进制开关K23-K16用于DBUS[7:0]的数据输入，置数据33H置控制信号为：按住STEP脉冲键，CK由高变低，这时寄存器W 的黄色选择指示灯亮，表明选择W 寄存器。
放开STEP 键，CK 由低变高，产生一个上升沿，数据33H 被写入W 寄存器。
3. 控制运算器运算置下表的控制信号，检验运算器的运算结果注意：运算器在加上控制信号及数据(A,W)后，立刻给出结果，不须时钟。
实验二存储器实验实验目的：了解模型机中程序存储器EM 的工作原理及控制方法。
实验内容：利用CPTH 实验仪上的K16..K23 开关做为DBUS 的数据，其它开关做为控制信号，实现程序存储器EM 的读写操作。
实验原理：存储器EM 由一片6116RAM 构成，是用户存放程序和数据的地方。
存储器EM 通过一片74HC245与数据总线相连（74HC245：8位三态缓冲门电路，常做为总线收发器使用）。
存储器EM 的地址可选择由PC或MAR 提供。
另外：存储器EM 的数据输出还直接接到指令总线IBUS上，指令总线IBUS 的数据还可以来自一片74HC245。
计算机组成原理实验指导书 电子科技大学
计算机专业核心硬件课程实验指导书电子科技大学计算机学院实验平台介绍一．硬件部分：1．核心适配板：主控芯片是XILINX公司的SPRTAN XC3S500E（50万逻辑门电路），它具有可编程接口（JTAG），通过并口与PC机相连，该芯片可以反复擦写。
2．实验箱上输入/输出接口：⑴按键开关：键按下为抵电平，弹起为高电平，实验箱上的序号是AN1,AN2。
用它可以形成脉冲信号。
（2个）⑵拨动开关：开关向上为高电平，向下为低电平，实验箱上的序号是K1～K12。
（12个）⑶发光二极管：分成红、绿、黄三种颜色。
高电平点亮，低电平熄灭。
实验箱上的序号是L1～L24。
（24个）(4)8段LED数码管:低电平点亮相应的段。
实验箱上的序号是LED1～LED4。
（4个）3. 用户接口部分二．软件部分：本实验系统的开发软件采用Xilinx公司的ISE集成开发环境。
其软件开发流程：1．创建工程*双击桌面“Xilinx ISE 7.1”；*选择“File” New Project”,屏上显示（图1）；●填写“工程项目名”和文件存放路径。
*点击“下一步”，屏上显示（图2）；●选择所使用芯片的类型、封装等信息；●选择综合工具（Synthesis Tool）（图1）（图2）2.设计输入*在（图3）对话框，输入文件名，同时选左框中的”Verilog Module”*输入Verilog HDL 的源程序代码（图3）3．约束（引脚绑定）*在“Process View”框中，点击“User Constraints”前的‘+’，双击“Assign Package Pins”*在“Design Browser”框中，选“I/O Pins”*在“Design Object List…”框中‘Loc’栏添入芯片的引脚序号，注意在引脚序号前加上字母p；4．综合在“Process View”框中，点击“Synthesize-XST”;5.实现在“Process View”框中，点击“Implement Design”;6.下载在“Process View”框中，点击“Configure Device(Impact)”;●选“Boundary-Scan Mode”●选“Automatically connect to cable….”(注意此时必须将实验目标板通过并口与PC相连，同时打开实验箱的电源！），屏上显示下图。
实验指导书_计算机组成原理
●李英王强编●杨勇审《计算机组成原理》实验指导书东华理工学院自编教材 20080XX计算机组成原理实验指导书编写：李英王强审校：杨勇东华理工大学信工学院二○○八年十月目录实验一运算器数据通路实验 (1)实验二总线存储器实验 (11)实验三运算器仿真实验 (20)实验四存储器仿真实验 (25)实验五输入输出接口仿真实验 (29)实验六数据通路仿真实验 (34)实验七微程序实验 (38)实验一 运算器数据通路实验一、实验预习1、复习本次实验所用的各种数字集成电路的性能及工作原理。
2、复习74LS181的工作原理，熟悉各管脚的逻辑功能。
3、按实验原理要求设计运算器，画出逻辑电路图及实验连线图。
4、预先拟订好实验步骤，考虑好可能产生的故障，并想好采取哪些实验技术手段进行排除。
5、74LS181是一个带有输入函数发生器的四位并行加法器，如果要进行8位或更多位的运算，应如何处理？6、实验中挂在总线上的器件（如运算器、寄存器、开关等）向总线发信息时应注意些什么问题？二、实验目的1、熟悉74LS181函数功能发生器的功能，提高器件在系统中应用的能力。
2、熟悉运算器的数据传送通路。
3、完成几种算术/逻辑运算器操作，加深对运算器工作原理的理解。
三、实验仪器实验仪器：1、综合硬件公共箱NS-GG12、逻辑电路搭试板NS-DS13、接线工具和连接导线 实验器件：1、四位函数功能发生器74LS181 2片2、八D 锁存器74LS373 1片3、八D 触发器74LS273 2片4、八缓冲器74LS244 1片器件介绍：1、八D 锁存器74LS3732、八D 触发器74LS2733、八缓冲器74LS244图1-1 八D 锁存器74LS373四、实验原理1．运算器基本结构运算器是计算机中对数据进行加工处理的部件，是中央处理单元（CPU ）的主要组成部分之一。
运算器基本结构一般由算术逻辑运算单元（ALU ）、输入数据选择电路、通用寄存器组、输出数据控制电路等组成。
计算机组成原理实验指导
《计算机组成原理》实验指导实验一监控程序与汇编语言程序设计实验教学机的监控程序是用教学机的汇编语言实现的，运行在教学机的硬件系统之上。
它的主要功能是支持把计算机终端或PC机仿真终端接入教学机系统，使用这样的设备执行输入/输出操作，运行教学机的有关程序，以更方便直观的形式支持教学机上的各项实验功能，提供教学机汇编语言的可用子程序。
监控程序提供类似PC机DOS系统下的Debug程序的功能，支持A、U、G、P、T、R、D和E共8个监控命令。
监控命令的格式为：单字母的命令名后跟回车，或命令名后跟一个地址参数，或寄存器名（编号）参数。
当有些命令运行时需要参数，但命令名后又不跟参数时，监控程序会从内存指定单元取一个默认的地址参数值，通常为该命令前一次运行后所接收地址。
TEC—2机从终端接收地址、指令，数值时，均用最多4位的16进制数输入与显示，并且不能（或说不必）用跟字符h加以标志。
⑴单条汇编命令A格式：A[adr]这里的[adr]表示此处的地址参数adr为任选项（但选择范围必须为0800H—0FFFH）。
无此参数时，系统将取默认值。
该规则下同。
功能：完成单条指令的汇编操作，把产生出来的TEC—2机的执行代码放入对应的内存单元中。
命令名后的地址是头一条汇编语句的执行码的内存单元地址。
每条语句汇编完成之后，系统将相应修改地址值，以便正确处理下条汇编语句。
在应该输入汇编语句时，不给出汇编语句而直接回车，则结束A命令的运行过程。
若汇编中发现语法错误，用ˆ指明出错位置后请求重新给出正确语句。
要说明，这里的单条汇编功能不很完善，例如不支持语句标号，也不能使用伪指令等。
遇到这些问题，要求使用者直接使用机器码，并通过E命令将其送入相应内存单元。
⑵反汇编命令U格式：U[adr]功能：每次从指定的（或默认的）地址反汇编15条命令，并将结果显示在终端屏幕上。
反汇编完成之后，已将该命令的默认地址修改好。
接下来再键入不带参数的U命令，保证接着从上一次反汇编的最后一条语句之后继续反汇编。
计算机组成原理实验指导书
计算机组成原理实验指导书目录第一章TEC-9计算机组成和数字逻辑实验系统介绍 (3)一、TEC-9实验系统的特点 (3)二、TEC-9实验系统的组成 (5)三、实验台监控使用说明 (13)四、HQFC-B1软件使用说明 (16)第二章计算机组成原理实验 (18)第一节、寄存器实验 (18)第二节、运算器组成实验 (21)第三节、双端口存储器原理实验 (25)第四节数据通路组成实验 (30)一、寄存器读写 (32)二、写寄存器内容到存储器 (34)三、写存储器到寄存器 (36)四、寄存器堆RF并行输入输出 (39)第五节常规型微过程控制器组成实验 (40)第六节CPU组成与机器指令执行实验 (54)第七节中断原理实验 (58)第三章可编程逻辑简介 (62)第一节可编程逻辑器件简介 (62)第二节VHDL语言简介 (65)第三节Q UARTUS II软件使用说明 (75)第四章硬布线控制器 (89)第一节硬布线控制器简介 (89)第二节硬布线控制设计 (94)第五章课程设计 (109)第一节流水微程序控制器的设计与调试 (109)第二节流水硬布线控制器的设计与调试 (117)第六章数字逻辑门和数字系统实验 (121)第一节基本逻辑门逻辑实验 (121)第二节TTL、HC和HCT器件的电压传输特性 (123)第三节三态门实验 (126)第四节数据选择器和译码器 (128)第五节全加器构成及测试 (129)第六节组合逻辑中的冒险现象 (131)第七节触发器 (132)第八节简单时序电路 (135)第九节计数器 (140)第十节四相时钟分配器 (143)第十一节可编程逻辑控制器CPLD (145)实验一、3-8译码器实验 (145)实验二、D触发器实验 (147)实验三、简易分频器实验 (149)实验四、简易交通灯控制实验 (150)实验五、七段LED数码管显示实验 (153)实验四、简易计数器实验 (156)附录 (160)附录一常用实验器件引脚图 (160)附录二CPLD管脚分配图 (163)附录三控制器与数据通路信号 (165)第一章TEC-9计算机组成和数字逻辑实验系统介绍TEC-9它适用于《计算机组成原理》、《计算机组织和结构》和《数字逻辑和数字系统》三门课程的实验教学，是一种多用仪器。
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计算机组成原理TEC-4实验指导书
TEC―4计算机组成原理实验系统
实验指导书
清华大学科教仪器厂
第一节TEC―4计算机组成原理实验系统
TEC―4计算机组成原理实验系统由北京邮电大学计算机学院、清华同方教学仪器设备公司、深圳拓普威电子技术有限公司联合研制。
它是一个8位计算机模型实验系统，可用于大专、本科、硕士研究生计算机组成原理课程、计算机系统结构课程的教学实验，对提高学生的动手能力、提高学生对计算机整体和各组成部分的理解、提高学生的计算机系统综合设计能力都会有很大帮助。
一、TEC―4计算机组成原理实验系统特点
1．计算机模型简单、实用，运算器数据通路、控制器、控制台各部分划分清晰。
2．计算机模型采用了数据总线和指令总线双总线体制，能够实现流水控制。
3．控制器有微程序控制器或者硬布线控制器两种类型，每种类型又有流水和非流水两种方案。
4．寄存器堆由1片ispLSI1016组成，运算器由1片ispLSI1024组成，设计新颖。
5．实验台上包括了1片在系统编程芯片ispLSI1032，学生可用它实现硬布线控制器。
6．该系统能做运算器组成、双端口存储器、数据通路、微程序控制器、中断、CPU组成与机器指令执行、流水微程序控制器、硬布线控制器、流水硬布线控制器等多种实验。
7．电源部分采用模块电源，重量轻，具有抗电源对地短路能力。
8．采用自锁紧累接接线方式，接线可靠。
二、TEC―4计算机组成原理实验系统的组成
TEC―4计算机组成原理实验系统由下述六部分组成： 1．控制台 2．数据通路 3．控制器
4．用户自选器件试验区 5．时序电路 6．电源部分
下面分别对各组成部分予以介绍。
三、电源
电源部分由一个模块电源、一个电源插座、一个电源开关和一个红色指示灯组成。
电
源模块通过四个螺栓安装在实验台下面。
它输出+5V电压，最大负载电流3安培,内置自恢
复保险功能,具有抗+5V对地短路能力。
电源插座用于接交流220伏市电，插座内装有保险
丝。
电源开关用于接通或者断开交流220伏市电。
当电源模块输出+5V时，点亮+5V红色
指示灯。
四、时序发生器
时序发生器产生计算机模型所需的时序。
时序电路由一个1MHz晶体振荡器、2片
GAL22V10（U6和U7）组成，位于控制存储器的右边。
根据本机设计，执行一条微指令需
要4个时钟周期T1、T2、T3、T4，执行一条指令通常需要取指、送操作数、运算、写结果
四个节拍，因此本机的基本时序如下：
1
MFT1T2T3T4W1W2W3W4图3 基本时序图图中，MF是晶体振荡器产生的1MHz基本时钟，
T1、T2、T3、T4是数据通路和控制器中各寄存器的时钟脉冲，印制板上已将它们和有关的
寄存器连接。
T1、T2、T3、T4既供微程序控制器时使用，也供硬布线控制器使用。
W1、W2、
W3、W4只供硬布线控制器作指令节拍信号使用。
五、数据通路
数据通路的设计是TEC―4计算机组成原理实验系统最有特色的部分。
首先它采用了
数据总线和指令总线双总线形式，使得流水实验能够实现。
它还使用了大规模在系统可编
程器件作为运算器和寄存器堆，使得设计简单明了，可修改性强。
数据通路位于实验系统
的中部。
图4 是数据通路总体图,下面介绍图中个主要部件的作用。
1．运算器ALU
运算器ALU由一片ispLSI1024（U47）组成，在选择端S2、S1、S0控制下，对数据A
和B进行加、减、与、直通、乘五种运算,功能如下：
表1 运算器功能表选择 S2 S1 0 0 0
0 0 1 0 1 1 0 S0 0 1 0 1 0
操作 A & B A & A（直通） A + B A - B A(低4位) X B(低4位)
进位C只在加法运算和减法运算时产生。
加运算中，C表示进位；减运算中，C代表
借位。
加、减运算产生的进位（借位）在T4的上升沿送入C寄存器保存。
与、乘、直通
操作
2
DBUSCS2S1S0LDDR1(T3)M1DR1MUX1DR2MUX2T4ALU_BUSLDDR2(T3)M2DBUSRS_BUS#IAR_BUS#RD1、RD0LDIARIARLDPC(T4)PC_ADDALU2PC_INCCEL#LRW(T3)LDAR1(T4)AR1_INCINSCERB端口ALUA
端口数据端口RAM指令端口AR1AR2MUX3LDAR2(T2)M3PCRS1、RS0WR1、WR0WRD(T2)B端口A
端口RFERSW_BUS#SW0― SW7控制信号LDER(T4)DBUSWR1、WR0RD1、RD0RS1、
RS0R4MUX4LDR4(T2)M4...控制器C、INTQIRLDIR(T4)图4 数据通路总体图
3
不影响进位C的状态，即进位C保持不变。
当ALU_BUS = 1时，运算结果送往数据总线DBUS。
加、减运算产生的进位（借位）C
与控制台的C指示灯相连。
2．DR1和DR2
DR1和DR2是运算操作数寄存器，DR1和ALU的B数据口相连，DR2和ALU的A数据口相连。
DR1和DR2各由2片74HC298（U23、U24、U21、U22）组成。
U23是DR1的低4位，
U24是DR1的高4位；U21是DR2的低4位，U22是DR2的高4位。
当M1=0 且LDDR1=1 时，在T3的下降沿，DR1接收来自寄存器堆B端口的数据；当M1=1 且LDDR1=1 时，在T3的
下降沿，DR1接收来自数据总线D_BUS的数据。
当M2=0 且LDDR2=1 时，在T3的下降沿，DR2接收来自寄存器堆A端口的数据；当M2=1 且LDDR2=1 时，在T3的下降沿，DR2接收
来自数据总线DBUS的数据。
3．多端口通用寄存器堆RF
多端口通用寄存器堆RF由1片ispLSI1016（U32）组成，它的功能和MC14580类似。
寄存器堆中包含4个8位寄存器(R0、R1、R2、R3），有三个控制端口。
其中两个端口控
制读操作，一个端口控制写操作，三个端口可同时操作。
RD1、RD0选择从A端口读出的寄
存器，RS1、RS0选择从B端口读出的寄存器，WR1、WR0选择被写入的寄存器。
WRD 控制写操作。
当WRD = 0时，禁止写操作；当WRD = 1 时，在T2的上升沿将来自ER寄存器的数据写入由WR1、WR0 选中的寄存器。
A端口的数据直接送往操作数寄存器DR2，B端口的数据直接送往操作数寄存器DR1。
除此之外，B端口的数据还通过1片74HC244（U15）送往数据总线DBUS。
当RS_BUS# = 0时，允许B端口的数据送到数据总线DBUS上；当RS_BUS# = 1时，禁止B端口的数据送到数据总线DBUS。
4．暂存寄存器ER
暂存寄存器ER（U14）是1片74HC374，主要用于暂时保存运算器的运算结果。
当LDER = 1时，在T4的上升沿，将数据总线DBUS上的数据打入暂存寄存器ER。
ER的输出送往多端口通用寄存器堆RF，作为写入数据使用。
5．开关寄存器SW_BUS
开关寄存器SW_BUS(U38)是1片74HC244，用于将控制台开关SW7―SW0的数据送往数据总线DBUS。
当SW_BUS# = 1时，禁止开关SW7―SW0的数据送往数据总线DBUS；当
SW_BUS# = 0时，允许开关SW7―SW0的数据送往数据总线DBUS。
6. 双端口存储器RAM
双端口存储器由一片IDT7132(U36)及少量附加控制电路组成。
IDT7132是2048字节的双端口静态随机存储器，本机实际使用256字节。
IDT7132两个端口可同时进行读、写操作。
在本机中，左端口的数据连接数据总线DBUS，可进行读、写操作，右端口数据和指令总线INS连接，输出到指令寄存器IR，作为只读端口使用。
存储器IDT7132有6个控制引脚：CEL#、LRW、OEL#、CER#、RRW、OER#。
CEL#、LRW、OEL#控制左端口读、写操作，CER#、RRW、OER#控制右端口读、写操作。
CEL#为左端口选择引脚，低有效，为高时禁止左端口操作；LRW为高时，左端口进行读操作，LRW为低时，左端口进行写操作；OER#为低时，将左端口读出的数据放到数据总线DBUS上。
CER#、RRW、OER#控
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