基于CPLD的高精度全数字锁相环

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一种可编程的全数字锁相环路的实现

一种可编程的全数字锁相环路的实现锁相环路已在模拟和数字通信及无线电电子学等各个领域中得到了极为广泛的应用，特别是在数字通信的调制解调和位同步中常常要用到各种各样的锁相环。

锁相就是利用输入信号与输出信号之间的相位误差自动调节输出相位使之与输入相位一致，或保持一个很小的相位差。

最初的锁相环全部由模拟电路组成，随着大规模、超高速数字集成电路的发展及计算机的普遍应用，出现了全数字锁相环路。

所谓全数字锁相环路，就是环路部件全部数字化，采用数字鉴相器(DPD)、数字环路滤波器(DLF)、数控振荡器(DCO)构成锁相环路。

在用Altera 公司的EPFl0K10TCl44-3 芯片设计一种无线通信实验系统的FSK、DPSK、QAM 调制解调器时，利用剩余的10％FPGA 资源设计出了一种可编程全数字锁相环路，它成功地为该通信实验系统的调制解调器提供了64kHz、56kHz 和16kHz 三种精确、稳定的时钟信号。

1 全数字锁相环的电路设计1．1 DPLL 工作原理分析所设计的全数字锁相环路的结构如图1 所示。

其中，数字鉴相器由异或门EXOR 构成，数字环路滤波器由变模可逆计数器Q 构成，数控振荡器由加／减脉冲控制器I／D 和模N 计数器组成。

可逆计数器和加／减脉冲控制器的时钟频率分别是Mf0 和2Nf0。

这里f0 是环路的中心频率，为64kHz。

Mf0 等于14336kHz，由晶振电路产生，它经模H 计数器分频后得到2Nf0 的时钟频率。

异或门鉴相器用于比较输入信号IN64 与数控振荡器输出信号OUT64 的相位差，其输出信号ud 作为可逆计数器的计数方向控制信号。

当ud 为低电平时，可逆计数器作“加”计数；反之，可逆计数器作“减”计数。

当环路锁定时，IN64 和OUT64 正交，鉴相器的输出信号ud 为50％占空比的方波。

在这种情况下，可。

一种新型PID控制的全数字锁相环的设计与实现.

一种新型PID控制的全数字锁相环的设计与实现锁相环是一种能够跟踪输入信号相位的闭环自动控制系统，广泛应用于信号处理、时钟同步、倍频、频率综合等领域。

它根据输入信号和反馈信号的相位差来调整压控振荡器的输出频率，最终达到输入信号频率和输出信号频率相等，输入信号和输出信号保持恒定的相位差。

传统的PI控制器可以消除稳态误差，保证锁定精度，但是对阻尼有不利影响。

在PI控制器中引入微分项可以改善响应速度和阻尼，保证了锁定时间，但不能减少稳态误差，因此本文提出积分分离PID控制，能够大大改善响应时间和阻尼并减少稳态误差，从而保证了锁相精度和锁相时间。

1 电路结构与工作原理1.1 全数字锁相环电路结构快速全数字锁相环的系统框图如图1所示。

鉴相器采用JK触发器，该鉴相器结构简单，鉴相范围为±π，能够满足一般工程的需要。

由于鉴相器输出的是二值高低脉冲，后需接数字滤波器来平滑其中的起伏，消除噪声和干扰脉冲的影响。

一般数字序列滤波器有两种：N 先于M序列滤波器和随机徘徊滤波器，数字滤波器不是环路滤波器，它是无惰性的，加在环路中不影响环路的阶数，仅起到滤噪抗干扰的作用。

本文采用随机徘徊滤波器。

环路滤波器采用PID控制器，能够很好地控制环路相位校正的速度和精度，相对于文献[1]的PI控制器具有更好的特性。

数字压控振荡器采用可变模的分频器。

M分频器对输出信号进行分频，以使环路得到相应的倍频信号。

1.2 电路工作原理鉴相器比较输入信号和输出信号的相位差，产生一误差高低电平脉冲序列pha。

该脉冲的宽度和输入、输出信号的相位误差是成比例的。

K序列滤波器对相位误差信号进行量化，又可以消除输入信号噪声和干扰脉冲的影响。

当pha为高电平时，K序列滤波器对fO进行加计数，当计数器溢出时，一方面向环路滤波器产生一加脉冲i，同时对计数器进行复位，重新计数。

相反，当pha 为低电平时，K序列滤波器对fO进行减计数，当计数器减为零时，一方面向环路滤波器产生一减脉冲d，同时对计数器进行复位，重新计数。

全数字锁相环原理及应用

全数字锁相环原理及应用2011年11月18日摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。

随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。

由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。

鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。

为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。

全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。

本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。

关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA；Principle and Application of all-digital phase-locked loopAbstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA.In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules.Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。

一种基于VHDL语言的全数字锁相环的实现

一种基于VHDL语言的全数字锁相环的实现
随着集成电路技术的不断进步，数字化应用逐渐普及，在数字通信、电力系统自动化等方面越来越多地运用了数字锁相环。

它的好处在于免去了模拟器件的繁琐，而且成本低、易实现、省资源。

本文综合以上考虑，在一片FPGA 中以Quartus II 为平台用VHDL 实现了一个全数字锁相环功能模块，构成了片内锁相环。

数字锁相环是一种相位反馈控制系统。

在数字锁相环中，由于误差控制信号是离散的数字信号而不是模拟信号，与之相对应，受控的输出相位的改变是离散的而不是连续的；此外，环路组成的部件也全由数字电路实现，故名数字锁相环[1]。

常用的数字锁相环原理如1 数字锁相环的结构及工作原理如鉴相器其实就是一个异或门，它将输入信号Din 与位同步脉冲输出信号Dout 相异或，比较它们之间的相位差，并输出相位误差信号作为K 变模可逆计数器的计数方向的控制信号CS。

当环路锁定时，这个控制信号为占空比
是50%的方波。

K 变模可逆计数器根据相差信号CS 的变化，向不同的方向计数。

当CS 为逻辑1 时，计数器向下计数，如果计到0，则输出一个借位脉冲给脉冲加减器；当CS 为逻辑0 时，计数器向上计数，如果计到模值，则输出一个进位脉冲给脉冲加减器。

脉冲加减器是根据K 变模可逆计数器输出的进位、借位脉冲来不断地对本地时钟进行调整。

当有进位脉冲时，脉冲加减器就在本地时钟上加入一个周期的时钟信号；当有借位脉冲时，脉冲加减器就在本地时钟上扣除一个周期的时钟信号。

如此反复不断地对本地时钟进行调整，最终达到准确确定出输入信号时钟的目的，从而实现位同步[2]。

基于CPLD的多路高精度PWM控制器

基于CPLD的多路高精度PWM控制器摘要：近年来舵机被广泛运用在机器人控制中。

利用单片机来控制舵机需要消耗大量的I/0口，从而使单片机没有足够的I/0口资源，为了能有效的解决这个问题，我们设计了基于CPLD的PWM控制器。

实现了多个舵机的同时控制，并且具有很高的精确度。

这里主要围绕舵机的速度控制进行深入浅出的介绍。

关键词：CPLD舵机控制PWM1系统组成及工作原理从功能上看，整个系统可以分成三大块，分频器(Frequencydivider)、数据分频器(Data distributor)、PWM脉冲生成器(PWM-generator)。

如图1所示。

分频器的作用是根据精度确定频率。

数据分配器的作用是经单片机控制将单片机内设置好的数据分别发给PWM生成器各接收端。

PWM生成器的作用是将接收到的数据转化成脉冲。

这里假定单片机提供最大数据传输为8位数据线。

转换成十进制的最大数值为256。

如想达到更高的精度可以将数据传输线该为16位或32位的。

以实现高精度。

舵机主要由以下几个部分组成：罗盘、减速齿轮、比例电位器(位置反馈电位计)、直流电机(马达)、控制电路板等。

舵机的输入线共有三条，红色中间，是电源线，一边黑色的是地线，这两根线给舵机提供最基本的能源保证，主要是电机的转动消耗。

电源有两种规格，一种是4.8V，另一种是6.0V。

分别对应不同的转矩标准，即输出力矩不同，而6.0V对应的输出力矩要大。

舵机的控制信号为周期是20ms左右的脉宽调制信号，其中脉冲宽度变化范围为0.5ms-2.5ms，对应舵盘的位置为0-180度，呈线性变化，如图2所示。

也就是说，给它提供一定的脉宽后，无论外界转矩怎样改变，舵机的输出轴都会保持在一个相对应的角度上，直到给它提供另外一个宽度的脉冲信号，才会改变输出角度到新的对应的位置上。

舵机内部有一个基准电路，产生周期为20ms，宽度为1.5ms的基准信号，有一个比较器，将外加信号与基准信号相比较，判断出方向和大小，从而产生电机的转动信号。

用数字锁相环电路实现高精度宽范围频率控制

用数字锁相环电路实现高精度宽范围频率控制奚利民(船舶重工集团公司723所,扬州225001)摘要　介绍了数字锁相环电路的基本原理,着重对用数字锁相环和计数器组成的高精度、宽范围的频率调节电路作了详细的描述。

关键词数字锁相环电路计数器频率调节超细分步进电机驱动器0　引　言双缸高压恒速泵系统是油田研究院科技人员进行科学实验必需的设备。

该设备能连续不断地给受试物体提供恒定流量的液体(单位时间内流体流量不变),一般试验要求恒流精度为015%左右。

目前国内各大油田所用设备都是由美国引进,国内此设备为空白状态。

为满足国内用户需求,我们对该产品进行了攻关研制。

在设计阶段曾遇到这样一个问题,系统要求泵的调速范围必须大于1∶100000,电机转速的恒定精度必须高于1‰。

显然对于这样的要求,选用一般的直流电机调速系统是不能满足的。

因此我们选用了美国进口的步进电机驱动器DM22262C2和34D29209A步进电机,它具有每转50800步的超级细分,而且电机转速可达800 r/min,根据技术指标我们可算出该系统的最大速度调节范围为1∶400000以上,完全能够满足系统要求。

问题是如何给步进电机驱动器设计1套输出高精度且频率范围可从1～400000连续可调的电路。

有两种方法可供选择:一种是利用单片机本身的定时器产生脉冲,这种方法虽然可行,但由于单片机本身资源有限,本系统中单片机中断源已用尽,定时器1已用作延时控制,定时器2用作产生通讯波特率,所以再利用定时器产生两路频率输出已无可能;另一种是利用锁相环电路产生基频再利用计数器进行分频,通过有效控制计数器的预置输入端的数值就可改变输出频率,事实证明这种方法占用单片机时间少,输出频率精度高,稳定性好。

1　数字锁相环电路的基本原理锁相就是相位同步的自动控制。

完成2个电信号相位同步的自动控制系统称为锁相环路。

锁相环路由3个基本单元即鉴相器、低通滤波器和压控振荡器组成。

一种锁定相位编程可调全数字锁相环设计

一种锁定相位编程可调全数字锁相环设计一种锁定相位编程可调全数字锁相环设计1 引言锁相技术在信号处理、调制解调、时钟同步、倍频、频率综合等领域都得到了广泛的应用。

目前锁相技术的实现主要有模拟锁相环(APLL)、全数字锁相环(DPLL)、模拟数字混合锁相环与延迟锁相环(DLL)四种。

全数字锁相环(DPLL)具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调等优点．得到了广泛应用。

经典全数字锁相环路由数字鉴相器、K模可逆计数器、脉冲加减控制电路和N分频器4部分组成。

在输入信号频率稳定条件下，锁相环锁定时输出信号与输入信号正交。

在通信和其他很多应用领域，不仅需要输出信号与输入信号保持正交关系，有时也需要他们保持某些特定的相位差。

本文在经典结构基础上稍做改进，提出了一种输出信号与输入信号的锁定相位编程可调的全数字锁相环路的设计。

经过计算机仿真分析、FPGA实现及板级系统实验，证明了系统的可行性和可靠性。

2 经典数字锁相环路结构及工作原理图1示出了采用异或门鉴相器的经典数字锁相环路的结构框图。

各个模块的结构和功能如下：2.1 异或门鉴相器异或门鉴相器将锁相环路输入信号Fin与输出信号Fout做减法，输出相位差Se作为K模可逆计数器的计数方向信号。

当环路锁定时输出信号与输入信号稳定正交，Se是一占空比为50％的方波信号。

2.2 K模可逆计数器K模可逆计数器产生进位和借位脉冲并起到环路滤波的作用。

他由系统时钟Clk(频率M?0)控制对异或门鉴相器输出的相位差信号Se进行采样计数，当Se为低电平时做加计数，计数值达到预定模值K时输出进位脉冲inc同时计数器回零；当Se为高电平时做减计数，计数值为零时输出借位脉冲dec同时计数器置K。

当环路锁定Se是一占空比为50％的方波信号时，交替输出进位和借位脉冲。

计数器模值K的大小决定了环路进入锁定的时间，K值越大环路锁定时间越长。

2.3 脉冲加减控制器和N分频器脉冲加减控制器实现数字压控振荡器的功能。

基于FPGA的全数字锁相环的设计与应用的开题报告

基于FPGA的全数字锁相环的设计与应用的开题报告一、选题背景和研究意义随着现代电子技术的快速发展，锁相环技术已经成为一种应用广泛的时钟和信号处理技术。

锁相环的作用主要是将输入信号的时钟同步到自己的时钟上，以提高系统的可靠性和精度。

特别是在通信、雷达、测量等领域，锁相环的应用非常广泛。

基于FPGA的全数字锁相环具有易于实现、灵活性高、可编程性强等优点，已经被广泛应用。

本课题将研究基于FPGA的全数字锁相环的设计与应用，旨在探究全数字锁相环在不同应用场景下的性能和特点，并提出相应的优化策略和算法，以期对相关领域的发展贡献一份力量。

二、研究内容和方法本课题研究内容主要包括以下三个方面：1. 基于FPGA的全数字锁相环的原理与实现：主要研究全数字锁相环的工作原理和实现方法，包括相位检测器、数字控制环路、数字滤波器等模块的设计与实现。

2. 全数字锁相环在通信领域中的应用：主要研究全数字锁相环在通信领域的应用，包括同步检测、时钟恢复等。

从实际应用出发，考虑锁相环在通信系统中的性能要求、关键技术以及优化策略等。

3. 全数字锁相环在雷达测量领域中的应用：主要研究全数字锁相环在雷达测量领域中的应用，包括实时采集、数字化处理等。

从实际应用出发，考虑锁相环在雷达测量系统中的性能要求、关键技术以及优化策略等。

本课题将采用理论分析与实验验证相结合的方法进行研究，通过FPGA平台的搭建与实验验证，探究不同场景下的设计方法和性能特点，并提出相应的优化方案。

三、预期研究成果本课题预期达到的主要研究成果包括：1. 基于FPGA的全数字锁相环的工作原理和实现方法，包括相位检测器、数字控制环路、数字滤波器等模块的设计与实现。

2. 探究全数字锁相环在通信领域和雷达测量领域中的性能和特点，提出相应的设计方案、算法和优化策略。

3. 实现基于FPGA的全数字锁相环并进行实验验证，验证全数字锁相环的性能和可靠性。

四、可行性分析本课题所需要的FPGA平台、实验仪器和相关软件等均已具备条件，并且本课题所涉及的理论和实验技术已经成熟，可行性较高。

基于FPGA的全数字锁相环的设计(1)

收稿日期：2008-09-13稿件编号：200809039作者简介：王文理（1955-），男，河北沧州人，教授。

研究方向：电工电子技术，电力通信设备，小型程控交换机。

1前言锁相环(PLL)的理论与研究日趋完善，应用范围遍及整个电子技术领域，如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。

随着集成电路技术的发展，集成锁相环和数字锁相环技术日趋成熟，不仅能够制成频率较高的单片集成锁相环路，还可以把整个系统集成到一个芯片上去，实现所谓的片上系统SOC 。

因此，可以把全数字锁相环路(ADPLL)作为一个功能模块嵌入SOC ，构成片内锁相环。

这里在简单介绍片内全数字锁相环系列结构的同时，给出一种智能控制捕获范围中全数字锁相环（ADPLL ）的设计方法，并进行仿真和实践验证。

2ADPLL 的结构及工作原理图1给出全数字锁相环（ADPLL ）的基本结构。

主要由数字鉴相器DPD,数字环路滤波器DLF ，数控振荡器DCO ，分频器4部分组成，其中心频率为f c 。

DPLL 是一种通过相位反馈来控制系统的电路结构。

根据输入信号Fin 和本地时钟输出信号Fout 之间的相位误差信号送入数字环路滤波器，并对相对误差进行平滑滤波，生成控制信号carry 和bor -row ，数字振荡器根据控制信号调节反馈，使输出信号Fout的相位逐渐跟踪输入信号Fin 的相位，最终达到锁定[1]。

3ADPLL 各模块的功能和具体实现方法3.1数字鉴相器常用的鉴相器有2种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)，设计中采用异或门鉴相器。

异或门鉴相器用于比较输入信号Fin 和输出信号Fout 之间的相位差，并输出误差信号Dout ，Dout 作为计数的方向信号输入给下一级。

3.2数字环路滤波器数字环路滤波器(DLF)由一个模值为变量K 的可逆计数器来实现。

其作用首先用于消除数字鉴相器输出的相位误差信号Dout 中的高频分量，保证锁相环路性能的稳定性和准确性；其次K 变模计数器再根据鉴相器的相位误差信号Dout 来进行加减运算。

基于自适应比例积分控制的全数字锁相环

基于自适应比例积分控制的全数字锁相环作者：盛臻单长虹蒋小军刘丹丹来源：《现代电子技术》2013年第23期摘要：针对传统锁相环所存在的锁相范围窄、环路带宽和控制参数固定、以及提高锁相速度与减小稳态误差相互制约等问题，提出了一种新型带宽自适应全数字锁相环。

该系统采用比例积分控制与自适应控制相结合的复合控制方式，其中自适应控制器可根据锁相过程的鉴频鉴相信息，自动调整数字滤波器的控制参数，实现对环路的实时控制。

采用理论分析与硬件电路设计相结合的方法进行了系统设计，并用FPGA予以实现。

系统仿真与硬件电路测试结果证实了设计方案的正确性。

该锁相环的自由振荡频率可随输入信号频率的变化而改变，具有电路结构简单、锁相范围广、锁定速度快和稳态误差小等特点。

关键词：全数字锁相环；自适应；比例积分控制；电子设计自动化；现场可编程门阵列中图分类号： TN710⁃34 文献标识码： A 文章编号： 1004⁃373X（2013）23⁃0127⁃03 All⁃digital phase⁃locked loop based on adaptive PI controlSHENG Zhen， SHAN Chang⁃hong， JIANG Xiao⁃jun， LIU Dan⁃dan（School of Electronic Engineering， Nanhua University， Hengyang 421001， China）Abstract： In view of the problems existing in the traditional phase⁃locked loops （PLL）about narrow locking range， fixed loop bandwidth and control parameters， interaction between increasing locking speed and decreasing static errors， a new type of adaptive⁃bandwidth with all digital phase⁃locked loop is proposed， which adopts compound control mode which combines PI control with adaptive control. The adaptive controller would adjust the control parameters of the digital filter according to the detected information of phase and frequency to realize real⁃time control. The design of the system adopts the method that with a combination of the theoretical analysis and hardware circuit design， and it is implemented by FPGA. The design project is verified by the results from system simulation and hardware circuit test. The free oscillating frequency of the PLL can change along with the input signal frequency. The system has the advantages of simple circuit structure， wide locking range， fast locking speed and small steady state error.Keywords： all digital phase locked⁃loop； adaptive； PI control； electronic design automation （EDA）； FPGA0 引言锁相环是一个输出信号能够跟踪输入信号相位的闭环自动控制系统[1]，由于其独特的优良性能，在通信、雷达、测量和自动化控制等领域得到极为广泛的应用。

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２重庆电力科学试验研究院，庆４１２）．重０３１
摘
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要：针对由电力系统工频信号频率波动导致的不能同步采样从而影响电参量测量精度的问
题，出以７ＨＣ９提４２７为核心设计高精度的全数字锁相环（ＤＬ）路，现精密跟踪锁定待测信号频率ＡＰＬ电实和相位，在ＣＬ中实现。本文推导ＡＰＬ在频率跳变时的锁定时间表达式，析影响锁定速度和精并ＰＤＤＬ分
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ＡｂｔａｔＴｅｆｑｅｃｆｐｗｅｙｔｍｆｎｗａｅｎｈｓａｆｃｓｔｅａｃｒｃｆｍｅｓｒｍｅｔｓｒｃቤተ መጻሕፍቲ ባይዱ：ｈｒｕｎｙｏｏｒｓｓｅｏｅｖｓａｄｔｉｆｔｈｃｕａｙｏａｕｅｎ．Ａｉｎｔｔｉｐｏｌｍ，ｔｉｅｅｍｉｇａｈｓｒｂｅｈｓ
ｔｏｘｅｍｅｔａｅｕｐｙｄ．ａｄｈｒｓｌｓｆｅｐｒｍｅｔｓｏａｆｅｐｒｉｎｓｒｓｐｌｅｎｔｅｅｕｔｏｘｅｉｎｓｈｗｔａｔＡＤＰＬＬ ’ ｏｋｃｕａｙｔｅｓｅｃｅｓｈｔｈｅｓｌｃａｃｒｃａｌａｔｘｅｄ０．０２Ｈｚ００．
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中图分类号：Ｔ３Ｍ９５文献标识码：Ａ文章编号：０５ — ９８２１）２０５ — ４２８７９（００１ — ０８０
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ＫｙｗｒｓｌｄｇａｐａｅｌｃｅｏｐＡＰＬ；ｏｋｔ；ｃｃｕａｙｔｃｒｕｎｙｅｏｄ：ａｉｔｌｈｓ—ｏｋｄｌ（ＤＬ）ｌｃｉｌｋａｃｒｃ；ａｋｆｑｅｃｌｉｏｍｅｏｒｅ
电力系统的电参量采样需采用固定采样频率，于由
度的相关因素。给出实验波形和数据，实验结果表明，ＡＤＬ该ＰＬ的锁定精度至少达到０００２Ｈｚ上。．０以
关键词：全数字锁相环（ＤＬ）锁定时间；定精度；率跟踪ＡＰＬ；锁频
电力系统的工频信号频率不是严格的５，因此导致０Ｈｚ
ｐｐｒｄｓｎｌｄｇａｐａｅｌｋｄｌｏ（ＤＬ）ｃｃｉｂｓｄｏ４２７ＴｅＡＰＬｗｉｓａｈｅｅｎＣＬａｘｃｙａｅｅｉｓａｉｔｌｈｓ－ｏｅｏｐＡＰＬｉｕｔａｅｎ７ＨＣ９．ｈＤＬｈｃｉｃｉｖｄｉＰＤｃｎｅａｔｇｌｉｃｒｈｌ
ＡｐｌａｉｎｆＩｔｇｒｔｒｕｔｐｉｔｏｎｅａｅｄＣｉｉｃｏｃｓ
基于ＣＬ的高精度全数字锁相环ＰＤ
熊学海，志红，胜芳，伟付李林（．庆大学输配电装备及系统安全与新技术国家重点实验室，庆４０３１重重０００；