编码器和译码器
实验2编码器、译码器
实验二编码器、译码器一、实验目的1、掌握编码器和译码器的工作原理；2、熟悉常用编码器和译码器的逻辑功能与典型应用。
二、实验仪器及设备1、EEL-II型电工电子实验台2、数字电路实验箱3、万用表4、集成器件74LS148、74LS138等三、实验内容及步骤1、编码器实验：测试74LS148的逻辑功能输入接数据开关，输出接显示器件（如发光二极管），将测试结果填入下表。
2、译码器实验：（1）测试74LS138的逻辑功能（2） 用74LS138实现Z A B C A B C A B C A B C =⋅⋅+⋅⋅+⋅⋅+⋅⋅。
四、实验报告1、画出实验线路，记录实验数据；2、对实验结果进行分析、讨论。
五、器件介绍1、 8-3线优先编码器74LS1488个信号输入端、3个二进制码输出端、输入使能端EI 、输出使能端EO 、优先编码工作状态标志GS 。
输入、输出均为低电平有效。
输入使能端ST ：允许编码器工作的控制端。
输出使能端S Y ：方便扩展，组成更多输入端的优先编码器。
优先编码工作状态标志EX Y ：是否存在有效输入的工作状态标志端。
注意：74*148和CD4532输入、输出正相反，即CD4532均为高电平有效。
2、 3-8线译码器74LS138A 2、A 1、A 0为二进制译码输入端， 为译码输出端（低电平有效），G 1、 、 为选通控制端。
当G 1＝1、 时，译码器处于工作状态；当G 1＝0、=1时，译码器处于禁止状态。
70~Y Y 2A G 2B G 22A B G G +220A B G G +=。
QCA编码器和译码器
QCA编码器和译码器摘要：基于量子元胞自动机的双稳态特性和数字电路，依据不同设计原理设计了编码器和译码器，采用半经典仿真方法进行仿真，同时与E.N.Ganesh 等人设计的译码器进行了比较，结果显示，在同样实现译码器功能的前提下，电路结构较为简单并且规模较小，运用基本功能电路的组合使电路容易分析，对以后的电路设计也有一定的借鉴意义。
关键词: 量子通信编码器译码器QCA电路设计与仿真1.引言微电子器件的集成度和运算速度已持续呈指数级增长近40 年, 为了保持这种快速的增长,集成电路制造的各个方面都需有快速的改进【1】。
但当电子器件的尺寸达到70 nm 时, 由于功率耗散和相互连接等问题使得基于传统CMOS 技术的器件尺寸的进一步减小变得不太可能[2]。
有研究认为, 到2020 年, 晶体管的尺寸将达到它的物理极限。
这就需要发展一种不同于传统CMOS 的器件技术来使电子器件能继续朝纳米级方向发展。
近年来, 有些学者提出量子细胞自动机[ 3- 5] ( quantum cellular automaton, QCA)的结构, 在用分子实现时, 其特征尺寸仅为几纳米。
它是通过电子在细胞上占据的位置来携带二进制信息, 而不是通过传统的电流开关来表示二进制信息。
它提供了一种新的计算和信息转换的方式, 具有低功耗、高集成度和无引线集成等优点, 将是新一代的电子元件之一。
本文结合QCA和数字电路相关知识和化简思想的设计了编码器和译码器，对于2线-4线译码器，与E.N.Ganesh等人设计的译码器[6]进行了比较，显示出本文设计的同级别的译码器电路结构简单和规模小的优点，同时对于提出编码器及译码器位数扩展的方法。
此外，此电路设计中采用基本QCA器件组合和相同逻辑功能电路合并的思想，具较强的普适性，对以后的电路设计也有一定的借鉴意义。
2.量子元胞自动机的基本元素QCA是由基本的逻辑器件组成的，这些基本量子器件主要有含有两个静电子的标准元胞和旋转元胞，每个元胞通过内部电子所处的位置定义它的极性，元胞之间极性的传递或改变是依靠两元胞间电子的库仑作用和元胞内电子的隧穿作用，每个元胞中的电子被高度极化，电子云密度沿元胞两个垂直的对角分布中的一个方向分布，一个元胞的极化能引起临近元胞的极化，从而实现数据的传递。
译 码 器
译码是编码的逆过程。译码器将输入的二进制代码转换成与代码对应的信号。若译码器输入的是n位二进制代 码，则其输出端子数N≤2n。N=2n称为完全译码，N<2n称为部分译码。
1. 3-8译码器 ➢ 管脚图
数字电子电路
用三位二进制码输入，具有八个输出端子的完全译码器。它的三个输入端的每一种二进制码组合，代表某系 统的八种状态之一。当八种状态的某一种状态存在而向74LS138三个输入端输入对应于该状态的二进制码时， 八个输出端中对应于这个状态的输出端输出低电平，其它输出端输出高电平。
1.1 通用译码器
数字电子电路
所谓编码，就是用二进制码来表示给定的数字、字符或信息。一位二进制码有0、1两种状态，n位二进制码
有2n种不同的组合。用不同的组合来表示不同的信息，就是二进制编码。
我们以8421BCD码编码器为例说明一般编码器的功能。在这种编码器的输入端输入一个一位十进制数，通过 内部编码，输出四位8421BCD二进制代码，每组代码与相应的十进制数对应。即输入有十个，分别为十进制 的十个数字，输出为四位二进制数。而译码正好与编码的过程相反，输入为一组二进制代码，输出为这组二进 制代码表示的对象。能完成这种功能的电路就是译码器。
➢ 真值表
数字电子电路
2. 8421BCD码译码器
数字电子电路
这种译码器的输入端子有四个，分别输入四位8421BCD二进制代码的各位，输出端子有10个。每当输 入一组8421BCD码时，输出端的10个端子中对应于该二进制数所表示的十进制数的端子就输出高/低电平， 而其它端子保持原来的低/高电平。74LS42是8421BCD码译码器，也称4线10线译码器。
➢ 接法
共阳极
共阴极
数字电子电路
北京邮电大学数字电路2-3
Y0 Y1 Y2 Y3 1111 0111 1011
1101 1110
3. 应用举例 （1)提供片选
用3－8译码器构成4－16译码器
A0
Y0 0000
A1
Y1 0001
A2
Y2 0010
GA
74LS138
Y3 Y4
Y5
0011 0100 0101
GB
Y6 0110
GC
Y7 0111
74LS139
1A1 1Y0
1A0
1Y1
1Y2
1G
1Y3
2A1 2Y0
2A0
2Y1 2Y2
2G
2Y3
74LS139
1A1 1Y0
1A0
1Y1
1Y2
1G
1Y3
2A1 2Y0
2A0
2Y1 2Y2
2G
2Y3
两片双2:4译码器构成8路数据分配器。
(5) 译码器的其他应用
一个3位二进制数等值比较器。
2、 二－－十进制译码器（74LS42）
数数
1
点点
LLTT RRBBII RRBBOO
AA33AA22AA11AA
LLTT RRBBII RRBBOO
AA33AA22AA11AA
LLTT RRBBII RRBBOO
AA33AA22AA11AA
LLTT RRBBII RRBBOO
AA33AA22AA11AA
LLTT RRBBOO RRBBII
输入：8421BCD 码； 输出：与十进制数字相对应的10个信号 。
A3 A2 A1 A0 0000 000 1 0010 0011 0100 0101 0110 0111 1000 1001
逻辑代数CH33编码译码器
0 0 1 1
Y7 Y8
0 1 0 1
……
工 禁 禁 禁
禁 工 禁 禁
禁 禁 工 禁
Y15 Y16
……
全为 1
Y23
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STBSTCSTA
Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 Y 0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
74LS138 (2)
A0 A1 A2 STBSTCSTA
74LS138 (3)
A0 A1 A2 STBSTCSTA
1
A0
A1
A2 A3
A4
4. 二进制译码器的主要特点 功能特点： 输出端提供全部最小项 电路特点： 与门(原变量输出) 与非门(反变量输出)
二、二-十进制译码器
(Binary-Coded Decimal Decoder) 将 BCD 码翻译成对应的十个输出信号 7442 74LS42 集成 4 线 –10 线译码器：
2 4 5 6 7
Y1 = I2 + I3+ I6 + I7 Y0 = I1 + I3+ I5 + I7
I0 I1 I2 I3 I4 I5 I6 I7
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
函数式
Y2 I 4 I 5 I 6 I 7 I 4 I 5 I 6 I 7 Y1 I 2 I 3 I 6 I 7 I 2 I 3 I 6 I 7 Y0 I1 I 3 I 5 I 7 I 1 I 3 I 5 I 7
编码器、译码器的功能测试及应用
学生实验报告学院：课程名称：数字电路实验与设计专业班级：姓名：学号：学生实验报告(一)学生姓名学号同组人: 实验项目编码器、译码器的功能测试及应用■必修□选修□演示性实验■验证性实验□操作性实验□综合性实验实验地点W105 实验仪器台号指导教师实验日期及节次一、实验综述1. 实验目的：（1）了解编码器、译码器和数码管的管脚排列和管脚功能。
（2）掌握编码器、译码器和数码管的性能和使用方法。
2. 实验所用仪器及元器件：（1）示波器、信号源、万用表、数字实验箱和电脑。
（2）集成电路TTL74LS147、TTL74LS148、TTL74LS47、TTL74LS04、电阻和电位器等。
3. 实验原理：（1） 10- 4线优先编码器74HC14774HC147外引线排列如图1所示，逻辑符号如图2所示。
图1 74HC147外引脚排列图图2 74HC147逻辑符号如图74HC147有9路输入信号，4位BCD码输出，因输出端带圈，所以输入输出均为低电平有效。
他将0—9十个十进制数编成4位BCD码，可把输入端的9路输入信号和隐含的不变信号按优先级进行编码，且优先级别高的排斥级别低的。
当输入端都无效时，隐含着对0路信号进行编码（输出采用反码输出）。
74HC147的功能见表1。
表1 10- 4线优先编码器74HC147输入输出I2I3I4I5I6I7I8I9I3Y2Y1Y0Y1H H H H H H H H H H H H H××××××××L L H H L×××××××L H L H H H××××××L H H H L L L×××××L H H H H L L H××××L H H H H H L H L×××L H H H H H H L H H××L H H H H H H H H L L×L H H H H H H H H H L HL H H H H H H H H H H H L （2） 8-3线优先编码器74LS14874LS148是8-3线优先编码器逻辑符号如图3，外引线排列如图4所示。
译码器、编码器及其应用实验报告
译码器、编码器及其应用实验报告实验四译码器、编码器及其应用实验人员：班号：学号：一、实验目的(1) 掌握中规模集成译码器的逻辑功能和使用方法；(2) 熟悉掌握集成译码器和编码器的应用；(3) 掌握集成译码器的扩展方法。
二、实验设备数字电路实验箱，74LS20，74LS138。
三、实验内容(1) 74LS138译码器逻辑功能的测试。
将74LS138输出接数字实验箱LED管，地址输入接实验箱开关，使能端接固定电平（或GND）。
电路图如Figure 1所示：Figure 2时，任意拨动开关，观察LED显示状态，记录观察结果。
时，按二进制顺序拨动开关，观察LED显示状态，并与功能表对照，记录观察结果。
用Multisim进行仿真，电路如Figure 3所示。
将结果与上面实验结果对照。
Figure 4(2) 利用3-8译码器74LS138和与非门74LS20实现函数：四输入与非门74LS20的管脚图如下：对函数表达式进行化简：按Figure 5所示的电路连接。
并用Multisim进行仿真，将结果对比。
Figure 6(3) 用两片74LS138组成4-16线译码器。
因为要用两片3-8实现4-16译码器，输出端子数目刚好够用。
而输入端只有三个，故要另用使能端进行片选使两片138译码器进行分时工作。
而实验台上的小灯泡不够用，故只用一个灯泡，而用连接灯泡的导线测试，在各端子上移动即可。
在multisim中仿真电路连接如Figure 7所示（实验台上的电路没有接下面的两个8灯LED）：Figure 8四、实验结果(1) 74LS138译码器逻辑功能的测试。
当输入时，应该是输出低电平，故应该第一个小灯亮。
实际用实验台测试时，LE0灯显示如Figure 9所示。
当输入时，应该是输出低电平，故理论上应该第二个小灯亮。
实际用实验台测试时，LE0灯显示如Figure 6所示。
Figure 10Figure 11同理进行其他的测试。
CVSD编码器和CVSD译码器系统
实验六CVSD编码器和CVSD译码器系统一、实验原理和电路说明CVSD编码系统分别由CVSD发送模块和CVSD译码模块模块完成。
CVSD 编码器模块将模拟信号进行CVSD编码，转换为数字信号在信道上进行传输。
CVSD译码器模块将信道上接收到的数字信号进行CVSD码字译码处理，还原出模拟信号。
CVSD编译码器使用了莫托洛拉公司生产的大规模集成电路MC34115芯片，该芯片可用于CVSD编码，又可用作CVSD解码，其取决于芯片第15脚的使能信号：“1”电平为编码方式，“0”电平为译码方式。
CVSD编译码器电路组成框图参见下图：模拟信号数字信号图4.4.1CVSD编译码模块框图1、CVSD发送模块主要由CVSD编码集成电路U801(MC34115)、运放U802(TL082)、本地译码器、音节滤波器和非线性网络组成，CVSD发送模块原理框图见图1.8.2所示。
外部输入的话音信号经U802A缓冲放大之后，送U801的1脚进行CVSD话音编码（CLKT_Data为32KHz的编码时钟），CVSD编码之后的数据经9脚输出（CVSD_ENOUT）。
R806、R807、R808、C805和C804组成的积分网络完成本地译码；TP803是恢复的原始模拟信号（近似值），该信号通过2脚送入比较器与输入信号进行比较。
在TP804可以观测到连码一致性脉冲信号，R813、R814和C806构成音节滤波器，用于对连码一致性脉冲进行平滑。
U802B、D801、D802和周围电阻组成非线性网络，使在大信号输入时，量化阶自适应的增加，实现斜率连续可变的自适应增量调制。
在通信原理实验箱中，CVSD_ENOUT编码信号可直接送到CVSD译码模块中，亦可经信道调制系统（BPSK或DBPSK）送到接收端。
图1.8.2 CVSD 发送模块原理框图输出时钟输出数据PAM 模块测试信号跳线开关K801是用于选择输入信号，当K801置于N 位置时（左端），选择来自经用户接口模块、PAM 模块的话音信号；当K801置于T 位置时（右端），选择测试信号。
实验三 8 3优先编码器和3 8线译码器讲解学习
实验三 8-3优先编码器和3-8线译码器一、实验目的1、熟悉常用编码器，译码器的功能逻辑。
2、熟悉VHDL的代码编写方法。
3、掌握复杂译码器的设计方法。
二、实验原理2、逻辑表达式：Y2=X4&X5&X6&X7Y1=~(~(X2)&X4&X5|~(X3)&X4&X5|~(X6)|~(X7));Y0=~(~(X1)&x2&X4&X6|~(X3)&X4&X6|~(X5)&X6|~(X7));2、3-8线码器总体思路以EP2C5中的三个拨位开关，SW3，SW2,SW1为三个输入信号，可以代表8种不同的状态，该译码器对这8种状态译码，并把所译码的结果在七段LED数码管上显示出来。
三、实验连线1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG 口连接起来，万用下载区右下角的电源开关拨到SOPC下载的一边2、请将JPLED1短路帽右插，JPLED的短路帽全部上插。
3、请将JP103的短路帽全部插上。
四、实验步骤及波形按照步骤三正确连线，参考实验二步骤，完成项目的建立，文件的命名，文件的编辑，语法检查，引脚分配，编译，下载。
8-3优先编码器参考代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY encode ISPORT(XINA :IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y0,Y1,Y2: OUT STD_LOGIC;OUTA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);LEDW: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END encode;ARCHITECTURE ADO OF encode ISSIGNAL LED: STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL XIN: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINXIN<=XINA;LEDW<=PROCESS (XIN)BEGINCASE XIN ISWHEN xWHEN x => OUTA<=x;WHEN x => OUTA<=x_x0005_B;WHENx=>OUTA<=xF;WHEN xWHEN x => OUTA<=xD;WHEN x_x0010_ => OUTA<=x_x0007_D;WHEN x => OUTA<=x_x0007_;WHEN x80 => OUTA<=x F;WHEN OTHERS => OUTA<=x F;END CASE;END PROCESS;PROCESS (XIN)BEGINCASE XIN ISWHEN x => LED<=;WHEN x => LED<=;WHENx=> LED<=;WHEN xWHEN x => LED<=A;WHEN x_x0010_ => LED<=H;WHEN x => LED<=I;WHEN x80 => LED<=WHEN OTHERS => LED<=END CASE;END PROCESS;Y2<=LED(2);Y1<=LED(1);Y0<=LED(0);END ADO;3-8译码器参考代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY DECODE ISPORT(DATA_IN :IN STD_LOGIC_VECTOR(2 DOWNTO 0);LEDOUT,DATA_OUT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0);LEDW :OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END DECODE;ARCHITECTURE ADO OF DECODE ISSIGNAL OUTA,D_OUT : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINLEDW<=PROCESS (DATA_IN)V ARIABLE DIN: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINTA_IN;DIN:=DALEDOUT<=OUTA;DATA_OUT<=D_OUT;CASE DIN ISwhen OUTA<=11111 ; --when => outa<= --when => outa<=11011; --when => outa<=01111; --when @ => outa<=00110;--when A => outa<=01101; --_x0005_when H => outa<=11101; --when I => outa<= --_x0007_WHEN OTHERS => OUTA<=XXXXXXXX;END CASE;CASE DIN ISWHENWHEN => D_OUT<=WHEN => D_OUT<=WHEN => D_OUT<=WHEN @ => D_OUT<=WHEN A => D_OUT<=WHEN H => D_OUT<=00000;WHEN I => D_OUT<=00000;WHEN OTHERS=> D_OUT<=XXXXXXXX;END CASE;END PROCESS;END ADO;五、实验仿真8-3编码器引脚锁定如图：5-1图图5-2仿真波形如图：3-8译码器引脚锁定如图：图5-3波形如图：图5-4六、实验现象调试ok的EP2C5文件在文件夹decode中，可以直接调用。
数字通信系统的一般模型中各组成部件
数字通信系统的一般模型中各组成部件数字通信系统的一般模型包括以下组成部件：信源、编码器、调制器、信道、解调器、译码器和信宿。
下面将对这些组成部件进行详细介绍。
1. 信源：信源是指数字通信系统中产生信息的源头，可以是声音、图像、文本等各种形式的数据。
信源可以是数字化的，也可以是模拟信号经过采样和量化后得到的数字信号。
2. 编码器：编码器是将信源产生的信息进行编码的部件。
它将信息转换成一定的编码方式，以便在传输过程中能够更加高效地传输和存储。
常见的编码方式有霍夫曼编码、循环冗余校验码等。
3. 调制器：调制器是将编码后的数字信号转换为模拟信号的部件。
调制技术可以将数字信号转换为适合在传输介质中传播的模拟信号，常见的调制方式有频移键控调制、相位移键控调制、振幅移键控调制等。
4. 信道：信道是数字通信系统中传输信号的媒介，可以是导线、电磁波传播的空间等。
信道中存在着各种噪声和失真，会对传输信号产生影响。
为了提高传输质量，可以采用调制技术、编码技术等手段来抵抗噪声和减小失真。
5. 解调器：解调器是将经过信道传输后的模拟信号转换为数字信号的部件。
解调器通过解调技术将模拟信号转换为原始的数字信号，以便后续的译码和处理。
6. 译码器：译码器是将解调后的数字信号进行译码还原为原始信息的部件。
译码器根据编码器的编码方式进行逆操作，将数字信号还原为原始的信息。
7. 信宿：信宿是数字通信系统中接收信息的终点，可以是一个显示设备、存储设备等。
信宿接收到经过解调和译码后的信号，并进行相应的处理和显示。
在数字通信系统中，信源产生的信息经过编码器编码，然后由调制器将编码后的数字信号转换为模拟信号，通过信道传输。
接收端收到经过信道传输后的模拟信号，通过解调器将其转换为数字信号，最后经过译码器解码还原为原始信息，并传递给信宿进行显示或存储。
数字通信系统的一般模型可以应用于各种通信系统中，比如无线通信系统、有线通信系统等。
通过合理选择编码方式、调制方式以及合适的信道传输技术，可以提高数字通信系统的传输效率和传输质量，满足人们对于高速、高质量通信的需求。
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被编信号输类入×，×(省× 0 1 1 1 1 1 1 0 1 1
低依次被为编信I9、号略I优8、了先I级7I、0)别，I6从、低高I电5、到推平有××效×0。10
1 1
1 1
1 1
1 1
1 1
1 1
1 1
1 1
0 0
0 1
I 4、I 3、I 2、I 1、I 0。
0111111111110
译码器
译码器的概念与类型
Ai、Bi：加数， Ci-1：低位来的进
位，Si：本位的和， Ci：向高位 的进位。
数值比较器
用来完成两个二进制数的大小比较的逻辑电路称为数值比较 器，简称比较器。
1. 1位数值比较器
设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。得1位数值比 较器的真值表。
AB
00 01 10 11
L1(A>B) L2(A<B) L3(A=B)
A0
Y0
A1
Y1
A2
Y2
CT74LS138YY34
Y5
Y6
Y7
Y0 Y1
Y2 Y3
Y4 Y5 Y6 Y7
8 个译码输出端 低电平有效。
使能端 ST A 高电平有效， ST B、ST C 低 电平有效，即当 ST A = 1， STB = ST C = 0 时 译码，否则禁止译码。
CD4511/74HC4511 显示译码器
译码是编码的逆过程。 译码器(即 Decoder )
将表示特定意义信息的 二进制代码翻译出来。
实现译码功能的电路
二进制 代码
译码器
译
与输入代
码
码对应的
器
特定信息
二进制译码器
二 - 十进制译码器
数码显示译码器
3 线 － 8 线译码器 CT74LS138 简介
逻辑功能示意图
3 位二 进制码 输入端
ST A ST B ST C
I8
8421BCD
被编信号 原码输出
I9
码编码器
高电平有效
优先编码器
允许同时输入两个以上信号，并按优先级输出 一般数大优先
集成优先编码器举例 ——74LS148（8线-3线）
注意：该电路为反码输出。 EI为使能输入端(低电平有效)，EO为使能 输出端(高电平有效) ，GS为优先编码工作标志(低电平有效)。
(a) TTL 数值比较器引脚图
(b) CMOS数值比较器引脚图
比较器
在各种数字系统尤其是在计算机中，经 常需要对两个二进制数进行大小判别，然 后根据判别结果转向执行某种操作。用来 完成两个二进制数的大小比较的逻辑电路 称为数值比较器，简称比较器。在数字电 路中，数值比较器的输入是要进行比较的 两个二进制数，输出是比较的结果。
Ci
Ci ? Ai Bi
半加器符号
2. 全加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相
加，求得和及进位的逻辑电路称为全加器。
Ai Bi Ci-1 000 001 010 011 100 101 110 111
Si Ci 00 10 10 01 10 01 01 11
用门电路实现逻辑电路：
二－十进制编码器
将 0 ~ 9 十个十进制数转换为二进制代码的电路。又称十进制编码器。
I0 省略不画 I1 I2 I3 I4 I5 I6 I7
输
入
输出Байду номын сангаас
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3Y2Y1Y0 10000000000000
01000000000001 Y0 0 0 1 0 0 0 0 0 0 0 0 0 1 0
常用组合逻辑电路-- 编码器和译码器
常用组合逻辑电路-- 编码器
编码器的概念与类型
编码
将具有特定含义的信息编 成相应二进制代码的过程。
编码器(即Encoder )
实现编码功能的电路
被编 信号
编 码 器
二进制编码器
编码器 二-十进制编码器
优先编码器
二进制 代码
二进制编码器（ 8421编码）
3 位二进制编码器有 8 个输入端， 3个输出端 ，所以常称为 8线—3线 编码器，其功能真值表 见右表：（输入为高电 平有效）
锁定
消隐
测试 灯
1. 半加器
能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。
半加器真值表
本位的和 Ai
Bi
Ai Bi Si Ci
加数
00
0
0
向高位的进 位
=1
Si
&
Ci
01 10
10 10
半加器电路图
11 01
Ai
Si ? Ai Bi ? Ai Bi ? Ai ? Bi
Bi
∑
Si
CO
0
0
1
0
1
0
1
0
0
0
0
1
集成比较器
VCC A3 B2 A2 A1 B1 A0 B0
VDD A3 B3 A>BA<B B0 A0 B1
16 15 143 112 11 10 9 74LS85
12 3 4 5 6 7 8
16 15 143 112 11 10 9
4585 12 3 4 5 6 7 8
B3 A'<B' A'=B' A'>B' A>B A=B A<BGND B2 A2 A=B A'>B' A'<B' A'=B' A1 VSS
I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3Y2Y1Y0 1111111111111 ×××××××× 0 0 1 1 0 ××××××× 0 1 0 1 1 1 ×××××× 0 1 1 1 0 0 0 ××××× 0 1 1 1 1 0 0 1 ×××× 0 1 1 1 1 1 0 1 0
00010000000011
Y1
00001000000100 0 0输0出040位1 0 0 0 0 0 1 0 1
Y2
0 二0 进0 制0 代0 码0 1 0 0 0 0 1 1 0 00000001000111
00000000101000 Y3 0 0 0 0 0 0 0 0 0 1 1 0 0 1
集成优先编码器举例——74LS148（8线-3线）
注意：该电路为反码输出。 EI为使能输入端 (低电平有效)，EO为使能 输出端(低电平有效) ，GS为优先编码工作标志(低电平有效)。
二 - 十进制优先编码器 CT74LS147
Y3Y3 Y2Y2 YY1 1 YY00
输
入
输出
还I9是= 01时，，电IC不路9TC=论只7TY147无3，其对L反Y4SL2编I他码Y1I8S914码1=Y输进7I4i00请7为=出行时1求1编01，1 码，输不出论YI30Y~2YI71Y为0 =00还11是0， 为反码I码91，I，I9，8其I电I输87原I路出7I 6码只I反I6 为5I对码5I 4I1I40I083I10进311I1I2。行2。II1编1依次