数字电路设计——加法计算器
姓名罗银贵班级1208105 学号1120810501
实验日期节次教师签字成绩
加法计算器
1.实验目的
通过对加法计算器的设计，掌握组合逻辑电路、时序逻辑电路的分析和设计方法；
了解及掌握中规模集成电路以及各个芯片的管脚图及结构图。
掌握全加器、计数器等芯片的功能及实现方法；
锻炼动手实践能力，提高自身设计能力。
2.总体设计方案或技术路线
设计一个简单的加法计算器，能实现简单的加法运算，计算结果为0—16的和数，并输出到数码管。加法运算的实现要求：用四个开关代表四位二进制数，操纵开关，输入二进制数码，则在相应的数码管上显示出相应的十进制数，即代表被加数；用同样的方法在另外的四个开关上输入二进制数，则在相应的数码管上显示相应的十进制数，即代表加数；当加数与被加数都输入后，在另外的两个数码管上出现两数的和。
3.实验电路图
4.仪器设备名称、型号和技术指标
直流稳压电源、试验箱、万用表；
2个74LS00D、1个74LS283D、1个74LS04D、2个74LS08D、1个74LS20D；
单刀双掷开关9个、导线若干。
5．理论分析或仿真分析结果
开关9置０，闭合J1、Ｊ２、Ｊ３、Ｊ４相应开关输入被加数：
开关9置０，闭合J５、Ｊ６、Ｊ７、Ｊ８相应开关输入加数：
开关9置１，输入相应的被加数和加数，并求和，输出到另外两个数码管上：
６.详细实验步骤及实验测量数据记录
根据实验电路图连接好电路；
检查实验电路无误后，开关9置０；
闭合J1、Ｊ２、Ｊ３、Ｊ４相应开关输入被加数；
闭合J５、Ｊ６、Ｊ７、Ｊ８相应开关输入加数；
开关9置１，输出相应被加数与加数的和。
７．实验结论
实验过程中，根据实验要求，通过单刀双掷开关J1——J8的切换来实现被加数和加数的输入，并将被加数和加数显示在相应的数码管上；将单刀双掷开关J9从清零端拨到求和端，全加器74LS283进行求和运算，输出求和计算结果，并显示在相应的数码管上。其中，被加数、加数和求和皆能准确无误的显示在相应的数码管上，并能使加法计算器恢复到清零状态，实现计算器的清除功能。
８．实验中出现的问题及解决对策
问题：在实验过程中，由于导线断开无法得出正确的输出结果；
本实验缺少多个单刀双掷开关。
对策：利用万用表实验电路中每两个节点之间的电阻，找到了断开的电线，用好的电线将其替换即可；
利用不同导线之间的接通来实现单刀双掷开关的功能。
９．本次实验的收获和体会、对电路实验室的意见或建议收获和体会：在这次实验过程中，通过自身的学习和设计，实现的一个简单的加法计算器功能。通过对加法计算器的设计，掌握组合逻辑电路、时序逻辑电路的分析和设计方法，掌握全加器、计数器等芯片的功能及实现方法，加深了对课本知识的理解和把握，并提高自身设计能力和自己的动手能力。
建议：在这次试验过程中，由于设计的电路比较复杂，前两次
都没有实现，后来的几次来到实验室都没有空位，等了很久也没有排上实验，浪费诸多时间，希望学校能够提供更多的实验设备，方便学生做实验，节约时间。实验室的其他方面做得都还挺不错。
１０．参考文献
[1] 全加器功能及应用的仿真设计分析，孙津平，电子设计工程，2011.05；
[2] 电工学电子技术，杨世彦，机械工业出版社，2008.05；
[3] 电工学实验教程，王宇红，机械工业出版社，2009.08；
[4] 一位全加器实验电路设计方法的研究，崔祥霞，2009.09。
实验一四位串行进位加法器的设计实验报告
实验一四位串行进位加法器的设计 一、实验目的 1.理解一位全加器的工作原理 2.掌握串行进位加法器的逻辑原理 3.进一步熟悉Quartus软件的使用，了解设计的全过程， 二、实验容 1.采用VHDL语言设计四位串行进位的加法器 2.采用画原理图的方法设计四位串行进位加法器 三、实验步骤 1、使用VHDL语言设计 1.打开File—>New Project Wizard输入文件名adder4保存在D 盘，打开File—>New—>VHDL File,从模版中选择库的说明，use 语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开File—>New—>Other File—>Vector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从Assignments—>Settings—>Simulator Settings —>Functional 然后Processing—>Generate Functional Simnlation Netlist —>确定。选择Start Simulation保存最后的波形图，打开File —>close关闭工程。 底层文件： LIBRARY ieee;
USE ieee.std_logic_1164.ALL; ENTITY fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件： LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
16位超前加法器实验报告
16位超前加法器设计实验 一、实验分析： 四位超前进位加法器HDL程序： module add4_head ( a, b, ci, s, pp, gg); input[3:0] a; input[3:0] b; input ci; output[3:0] s; output pp; output gg; wire[3:0] p; wire[3:0] g; wire[2:0] c; assign p[0] = a[0] ^ b[0]; assign p[1] = a[1] ^ b[1]; assign p[2] = a[2] ^ b[2]; assign p[3] = a[3] ^ b[3]; assign g[0] = a[0] & b[0]; assign g[1] = a[1] & b[1]; assign g[2] = a[2] & b[2]; assign g[3] = a[3] & b[3]; assign c[0] = (p[0] & ci) | g[0]; assign c[1] = (p[1] & c[0]) | g[1]; assign c[2] = (p[2] & c[1]) | g[2]; assign pp = p[3] & p[2] & p[1] & p[0]; assign gg = g[3] | (p[3] & (g[2] | p[2] & (g[1] | p[1] & g[0]))); assign s[0] = p[0] ^ ci; assign s[1] = p[1] ^ c[0]; assign s[2] = p[2] ^ c[1]; assign s[3] = p[3] ^ c[2]; endmodule p表示进位否决信号（pass），如果p为0就否决调前一级的进位输入。否决的意思就是即使前一级有进位，本级也不会向后一级产生进位输出。 g表示进位产生信号（generate），如果g为1就表示一定会向后一级产生进位输出。p[n] = a[n] ^ b[n]这句话的意思是说，当a=1,b=0或a=0,b=1时前一级的进位输入信号不能否决。这样就有个问题了，即当a=1,b=1时前一级的进位输入信号也不能否决啊，怎么没有体现出来？其实当a=1,b=1时产生了进位产生信号g，它的优先级高于p信号，就忽略了p信号，直接产生了向后一级产生进位输出，是没有逻辑错误的。 g[n] = a[n] & b[n] 这句话的意思是说，如果a=1,b=1时就直接向后一级产生进位输出信号，而不用考虑其它的任何因素。
数字电路课程设计题目选编
数字电路课程设计题目选编 1、基于DC4011水箱水位自动控制器的设计与实现 简介及要求：水箱水位自动控制器，电路采用CD4011 四与非门作为处理芯片。要求能够实现如下功能：水 箱中的水位低于预定的水位时，自动启动水泵抽水； 而当水箱中的水位达到预定的高水位时，使水泵停止 抽水，始终保持水箱中有一定的水，既不会干，也不 会溢，非常的实用而且方便。 2、基于CD4011声控、光控延时开关的设计与实现 简介及要求：要求电路以CD4011作为中心元件，结合外围 电路，实现以下功能：在白天或光线较亮时,节电开关呈关闭 状态,灯不亮；夜间或光线较暗时，节电开关呈预备工作状态， 当有人经过该开关附近时，脚步声、说话声、拍手声等都能开 启节电开关。灯亮后经过40秒左右的延时节电开关自动关闭， 灯灭。 3、基于CD4011红外感应开关的设计与实现 在一些公共场所里，诸如自动干手机、自动取票机等，只要人手在机器前面一晃，机器便被启动，延时一段时间后自动关闭，使用起来非常方便。要求用CD4011设计有此功能的红外线感应开关。 4、基于CD4011红外线对射报警器的设计与实现 设计一款利用红 外线进行布防的防盗 报警系统，利用多谐振 荡器作为红外线发射 器的驱动电路，驱动红 外发射管，向布防区内 发射红外线，接收端利用专用的红外线接收器件对发射的 红外线信号进行接收，经放大电路进行信号放大及整形， 以CD4011作为逻辑处理器，控制报警电路及复位电路，电
路中设有报警信号锁定功能，即使现场的入侵人员走开，报警电路也将一直报警，直到人为解除后方能取消报警。 5、基于CD4069无线音乐门铃的设计与实现 音乐门铃已为人们所熟知，在一些住宅楼中都 装有音乐门铃，当有客人来访时，只要按下门铃按 钮，就会发出“叮咚”的声音或是播放一首乐曲， 然而在一些已装修好的室内，若是装上有线门铃， 由于必须布线，从而破坏装修，让人感到非常麻烦。 采用CD4069设计一款无线音乐门铃，发射按键与接 收机间采用了无线方式传输信息。 6、基于时基电路555“叮咚”门铃的设计与实现 用NE555集成电路设计、制作一个“叮咚”门铃，使该装置能够 发出音色比较动听的“叮咚”声。 7、基于CD4511数显八路抢答器的设计与实现 CD4511是一块含BCD-7段锁存、译码、驱动电路于一体的集成 电路。设计一款基于CD4511八路抢答器，该电路包括抢答，编 码，优先，锁存，数显和复位。 8、基于NE555+CD4017流水彩灯的设计与实现 以NE555和CD4017为核心，设计制作一个流水彩灯，使之通 过调节电位器旋钮，可调整彩灯的流动速度。 9、基于用CD4067、CD4013、 NE555跑马灯的设计与实 现
EDA 16位加法计数器的设计
北京理工大学 用程序输入方法设计一个16位二进制加法计数器 学院：机械xxxx学院 专业班级：10机械电子工程x班 姓名：陈xx 学号：10xxxxxx 指导教师：xxx 老师
目录 摘要 (1) 1 绪论 (2) 2 计数器的工作原理 (3) 3 设计原理 (4) 4 电路系统的功能仿真 (5) 6 个人小结 (20) 参考文献 (21)
摘要 计数器是数字系统中使用较多的一种时序逻辑器件。计数器的基本功能是统计时钟脉冲的个数，即对脉冲实现计数操作。计数器也可以作为分频、定时、脉冲节拍产生器和脉冲序列产生器使用。计数器的种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加法计数器、减法计数器和可逆计数器；还有可预制数和可编计数器等等。本次课程设计将利用众多集成电路软件软件中的Quartus II软件，使用VHDL语言编程完成论文《用程序输入方法设计一个16位二进制加法计数器》，调试结果表明，所设计的计数器正确实现了计数功能。 关键词：二进制；加法计数器；VHDL语言
1 绪论 现代电子设计技术的核心已日趋转向基于计算机的电子设计自动化，即EDA（Electronic Design Automation）技术。EDA技术就是依赖功能强大的计算机，在集成电路软件平台上，对以硬件描述语言HDL（Hardware Description Language）为系统逻辑描述手段完成的设计文件，自动完成逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。一般所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。 EDA工具软件可大致可分为芯片设计辅助软件、可编程芯片辅助设计软件、系统设计辅助软件等三类。常用的EDA工具软件平台有：Matlab、Protel、Proteus、OrCAD以及我们学习的本次课程结课论文所用到的Quartus II等。而且EDA工具软件平台一般都有第三方软件接口，以便于与其他软件联合使用。 本次课程结课论文在设计16位二进制加法计数器时所用到的EDA软件工具平台是Quartus II。Quartus II 是Altera公司的综合性PLD（可编程逻辑器件）开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II 通过和DSP
16位vhdl乘法器详解,加仿真图
控制模块： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity cont_modu is port( Clk : in std_logic ; Start : in std_logic; //数据输入开始信号 en_sig : out std_logic; //控制运算信号，为‘1’运算数据 out_sig : out std_logic // 运算完成信号 ); end entity; architecture rlt_cont_modu of cont_modu is signal cnt :integer range 0 to 15 :=0;//定义从0到15 type state is(S_idle,S_work,S_1d,S_2d);//运算状态信号，状态机 signal st_ty : state :=S_idle; begin process(Clk) begin if rising_edge(Clk) then case st_ty is选择语句；S_idle为空闲状态，当输入数据后Start信号为1就开始工作 when S_idle => if Start ='1' then如果为1就跳转到S_work状态，并且使能信号置1 st_ty <= S_work; en_sig <='1'; else不然继续在S_idle状态 st_ty <= S_idle; en_sig <='0'; end if; out_sig <='0'; when S_work => if cnt =15 then在S_work状态下，cnt信号一直加1，加满16个数就跳转到S_1d，然后使能信号en_sig 就为0。 st_ty <= S_1d; cnt <= 0; en_sig <='0'; else如果没到16个数继续加1 st_ty <= S_work;
《数字电路课程设计》
实验三旋转灯光电路与追逐闪光灯电路 一、实验目的 1．熟悉集成电路CD4029、CD4017、74LS138的逻辑功能。 2．学会用74LS04、CD4029、74LS138组装旋转灯光电路。 3. 学会用CD4069、CD4017组装追逐闪光灯电路。 二、实验电路与原理 1．旋转灯光电路： 图3-1 旋转灯光电路 将16只发光二极管排成一个圆形图案，按照顺序每次点亮一只发光二极管，形成旋转灯光。实现旋转灯光的电路如图3-1所示，图中IC1、R1、C1组成时钟脉冲发生器。IC2为16进制计数器，输出为4位二进制数，在每一个时钟脉冲作用下输出的二进制数加“1”。计数器计满后自动回“0”，重新开始计数，如此不断重复。 输入数据的低三位同时接到两个译码器的数据输入端，但是否能有译码器输出取决于使能端的状态。输入数据的第四位“D”接到IC3的低有效使能端G2和IC4的高有效使能端G1，当4位二进制数的高位D为“0”时，IC4的G1为“0”，IC4的使能端无效，IC4无译码输出，而IC3的G2为“0”，IC3使能端全部有效，低3位的CBA数据由IC3译码，输出D＝0时的8个输出，即低8位输出（Y0～Y7）。当D为“1”时IC3的使能端处于无效状态，IC3无译码输出；IC4的使能端有效，低3位CBA数据由IC4译码，输出D＝1时的8个输出，即高8位输出（Y8～Y15）。 由于输入二进制数不断加“1”，被点亮的发光二极管也不断地改变位置，形成灯光地“移动”。改变振荡器的振荡频率，就能改变灯光的“移动速度”。
注意：74LS138驱动灌电流的能力为8mA，只能直接驱动工作电流为5mA的超高亮发光二极管。若需驱动其他发光二极管或其他显示器件则需要增加驱动电路。 2. 追逐闪光灯电路 图 3-2 追 逐 闪 光 灯 电 路 （ 1） ． CD 401 7 的 管 脚功能 CD4017集成电路是十进制计数／时序译码器，又称十进制计数／脉冲分频器。它是4000系列CMOS数字集成电路中应用最广泛的电路之一，其结构简单，造价低廉，性能稳定可靠，工艺成熟，使用方便。它与时基集成电路555一样，深受广大电子科技工作者和电子爱好者的喜爱。目前世界各大通用数字集成电路厂家都生产40171C，在国外的产品典型型号为CD4017，在我国，早期产品的型号为C217、C187、CC4017等。 （2）CD4017C管脚功能 CMOSCD40171C采用标准的双列直插式16脚塑封，它的引脚排列如图3-3(a)所示。 CC4017是国标型号，它与国外同类产品CD4017在逻辑功能、引出端和电参数等方面完全相同，可以直接互换。本书均以CD40171C为例进行介绍，其引脚功能如下： ①脚(Y5)，第5输出端；②脚(Y1)，第1输出端，⑧脚(Yo)，第0输出端，电路清零 时，该端为高电平，④脚(Y2)，第2输出端；⑤脚(Y6)，第6输出端；⑥脚(Y7)，第7输出端；⑦脚(Y3)，第3输出端；⑧脚(Vss)，电源负端；⑨脚(Y8)，第8输出端，⑩脚(Y4)，第4输出端；11脚(Y9)，第9输出端，12脚(Qco)，级联进位输出端，每输入10个时钟脉冲，就可得一个进位输出脉冲，因此进位输出信号可作为下一级计数器的时钟信号。13脚(EN)，时钟输入端，脉冲下降沿有效；14脚(CP)，时钟输入
VHDL实现16位全加器
[键入公司名称] [键入文档标题] [键入文档副标题] 姓名：托列吾别克·马杰尼 班级：电路与系统01班 学号：201221020141 2013/11/24
基于VHDL的16位全加器的设计 1.1设计题目的内容及要求 1.1.1目的： CMOS数字集成电路设计流程及数字集成电路自动化设计，包括功能验证、VHDL/Verlog建模、同步电路设计、异步数据获取、能耗与散热、信号完整性、物理设计、设计验证等技术 1.1.2内容： 主要实验内容是用0.18μm数字CMOS工艺，VHDL或Verlog设计一个16位全加器，用Synthesis 仿真工具验证功能，电路合成，及性能检测。 1.1.3主要测试参数及指标范围: 16位的全加器主要的设计指标是高于1GHz的频率，功耗，物理面积大小等参数。 1.2全加器的组成和原理分析 全加器是常用的组合逻辑模块中的一种，对全加器的分析和对组合逻辑电 路的分析一样。组合逻辑电路的分析，就是找出给定电路输入和输出之间的逻 辑关系，从而了解给定逻辑电路的逻辑功能。组合逻辑电路的分析方法通常采 用代数法，一般按下列步骤进行： （1）根据所需要的功能，列出真值表。 （2）根据真值表，写出相应的逻辑函数表达式。 （3）根据真值表或逻辑函数表达式，画出相应的组合逻辑电路的逻辑图[1]。 （4）用VHDL编写程序在QUARTUSⅡ上进行模拟，并分析结果的正确性。 1.3 全加器简介
全加器是组合逻辑电路中最常见也最实用的一种，考虑低位进位的加法运算就是全加运算，实现全加运算的电路称为全加器。它主要实现加法的运算，其中分为并行全加器和串行全加器，所谓并行就是指向高位进位时是并行执行的，而串行就是从低位到高位按顺序执行，为了提高运算，必须设法减小或消除由于进位信号逐级传递所消耗的时间，为了提高运算速度，制成了超前进位加法器，这是对全加器的一种创新[2]。 1.3.1半加器的基本原理 如果不考虑有来自低位的进位将两个1位二进制数相加，称为半加。实现半加运算的电路称为半加器。 按照二进制加法运算规则可以列出如表2所示的半加器真值表，其中A、B 是两个加数，S是相加的和，CO是向高位的进位。将S、CO和A、B的关系写成逻辑表达式则得到 S=A B+A B=A+B CO=AB 表1 半加器的真值表 因此，半加器是由一个异或门和一个与门组成的，如图1所示。
数字电路课程设计
数字电路课程设计 一、概述 任务：通过解决一两个实际问题，巩固和加深在课程教学中所学到的知识和实验技能，基本掌握常用电子电路的一般设计方法，提高电子电路的设计和实验能力，为今后从事生产和科研工作打下一定的基础。为毕业设计和今后从事电子技术方面的工作打下基础。 设计环节：根据题目拟定性能指标，电路的预设计，实验，修改设计。 衡量设计的标准：工作稳定可靠，能达到所要求的性能指标，并留有适当的裕量；电路简单、成本低；功耗低；所采用的元器件的品种少、体积小并且货源充足；便于生产、测试和维修。 二、常用的电子电路的一般设计方法 常用的电子电路的一般设计方法是：选择总体方案，设计单元电路，选择元器件，计算参数，审图，实验（包括修改测试性能），画出总体电路图。 1．总体方案的选择 设计电路的第一步就是选择总体方案。所谓总体方案是根据所提出的任务、要求和性能指标，用具有一定功能的若干单元电路组成一个整体，来实现各项功能，满足设计题目提出的要求和技术指标。 由于符合要求的总体方案往往不止一个，应当针对任务、要求和条件，查阅有关资料，以广开思路，提出若干不同的方案，然后仔细分析每个方案的可行性和优缺点，加以比较，从中取优。在选择过程中，常用框图表示各种方案的基本原理。框图一般不必画得太详细，只要说明基本原理就可以了，但有些关键部分一定要画清楚，必要时尚需画出具体电路来加以分析。 2．单元电路的设计 在确定了总体方案、画出详细框图之后，便可进行单元电路设计。 （1）根据设计要求和已选定的总体方案的原理框图，确定对各单元电路的设计要求，必要时应详细拟定主要单元电路的性能指标，应注意各单元电路的相互配合，要尽量少用或不用电平转换之类的接口电路，以简化电路结构、降低成本。
超前进位加法器设计报告
存档资料成绩： 华东交通大学理工学院 课程设计报告书 所属课程名称EDA课程设计 题目超前进位加法器设计 分院 专业班级 学号 学生姓名 指导教师 2013 年7月2日
目录 第一章设计内容与要求 (3) 第二章超前进位加法器设计原理 (3) 第三章详细设计流程 (4) 3.1.创建工程文件 (4) 3.2.程序的编译 (5) 3.3.波形的仿真 (7) 第四章设计结果分析 (11) 第五章源程序代码 (12) 第六章心得体会 (14) 第七章参考文献 (15)
第一章设计内容与要求 加法运算是最重要也是最基本的运算，所有的其他基本运算，如减、乘、除运算最终都能归结为加法运算。但因为加法运算存在进位问题，使得某一位计算结果的得出和所有低于他的位相关。因此为了减少进位传输所消耗的时间，提高计算速度，人们设计了多种类型的加法器，如跳跃进位加法器、进位选择加法器、超前进位加法器等。本设计采用的是超前进位加法器。通过Verilog 设计一个超前8位加法器。 要求在Quartus II软件下，利用Verilog编程完成层次式电路设计，电路中的元件可以用Verilog设计也可以用库元件连线构成再封装。8位超前进位加法器，借助EDA工具中的综合器，适配器，时序仿真器和编程器等工具进行相应处理。适配采用Cyclone系列的EP1C6Q240C8。 要求综合出RTL电路，并进行仿真输入波形设计并分析电路输出波形. 试比较并阐述数据类型reg型和wire型的区别。 第二章超前进位加法器设计原理 将n个全加器相连可得n位加法器，但是加法时间较长。解决的方法之一是采用“超前进位产生电路”来同时形成各位进位，从而实现快速加法。超前进位产生电路是根据各位进位的形成条件来实现的 首先对于1位加法器基本位值和与进位输出为1；如果a,b有一个为1，则进位输出等于cin; 令G=ab,P=a+b,则有： Cout==ab+(a+b)cin=G+P?cin 由此可以G和P来写出4位超前进位链如下（设定四位被加数和加数为A
16位全加器
四川理工大学 课程设计任务书设计题目：采用门电路设计一个16位的全加器电路 院系：计算机学院 专业：计算机科学与技术 班级：2008级6班 指导教师：朱文忠 学生姓名：赵******************
目录： 一引言 (1) 1.1 设计背景 (1) 1.2 设计分工 (1) 二设计目的 (2) 2.1 设计目的 (2) 2.2 设计内容 (2) 三设计过程 (2) 3.1 硬件方案 (2) 3.1.1 一位全加器的原理及设计 (2) 3.1.2 四位全加器的原理及设计 (4) 3.1.3 十六位全加器的原理及设计 (7) 3.2 软件方案 (9) 3.3 可行性论证 (13) 3.4 结论 (15) 四参考文献 (16)
引言 1. 设计背景 随着计算机科学技术的发展，人们获得信息的途径更加多样，获取信息的速度更加快捷。硬件的发展允许程序员编出很多精彩的使用软件，也使得计算机更加普及。中央处理器CP U的好坏是影响和制约计算机速度和性能的关键因素。而加法器是组成C PU的的重要部件，一般运算速度的快慢就取决与每秒执行加法的次数，加法器是算术逻辑单元中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。 多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。并行进位的并行加法器又可以分为组内并行、组间串行的进位链和组内并行、组间并行的进位链。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。它们的目的就是要进位信号的产生尽可能的快,因此产生了二重进位链或更高重进位链,显然进位速度的提高是以硬件设计的复杂化为代价来实现的。 2. 设计分工 赵**（081010*****）：硬件方案、排版 吴**（081010*****）：可行性论证、结论
数字电路实验计数器的设计
数字电路与逻辑设计实验报告实验七计数器的设计 ：黄文轩 学号：17310031 班级：光电一班
一、实验目的 熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。 二、实验器件 1.数字电路实验箱、数字万用表、示波器。 2.虚拟器件: 74LS73，74LS00, 74LS08, 74LS20 三、实验预习 1. 复习时序逻辑电路设计方法 ①根据设计要求获得真值表 ②画出卡诺图或使用其他方式确定状态转换的规律 ③求出各触发器的驱动方程 ④根据已有方程画出电路图。 2. 按实验内容设计逻辑电路画出逻辑图 Ⅰ、16进制异步计数器的设计 异步计数器的设计思路是将上一级触发器的Q输出作为下一级触发器的时钟信号，置所有触发器的J-K为1，这样每次到达时钟下降沿都发生一次计数，每次前一级 触发器从1变化到0都使得后一级触发器反转，即引发进位操作。 画出由J-K触发器组成的异步计数器电路如下图所示：
使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位 触发器的输出，以及时钟信号。： 可以看出电路正常执行16进制计数器的功能。 Ⅱ、16进制同步计数器的设计 较异步计数器而言，同步计数器要求电路的每一位信号的变化都发生在相同的时间点。
因此同步计数器各触发器的时钟脉冲必须是同一个时钟信号，这样进位信息就要放置在J-K 输入端，我们可以把J-K端口接在一起，当时钟下降沿到来时，如果满足进位条件(前几位触发器输出都为1)则使JK为1，发生反转实现进位。 画出由J-K触发器和门电路组成的同步计数器电路如下图所示 使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位触发器的输出，计数器进位输出，以及时钟信号。：
数字电子技术课程设计报告(数字钟)
目录 一．设计目的 (1) 二．实现功能 (1) 三．制作过程 (1) 四．原理框图 (3) 4.1 数字钟构成 (3) 4 .2设计脉冲源 (4) 4.3 设计整形电路 (5) 4.4 设计分频器 (5) 4.5 实际计数器 (6) 4.6 译码/驱动器电路的设计 (7) 4.7 校时电路 (8) 4.8 整点报时电路 (9) 4.9 绘制总体电路图 (10) 五．具体实现 (10) 5.1电路的选择 (10) 5.2集成电路的基本功能 (10) 5.3 电路原理 (11) 六．感想与收获 (12) 七．附录 (14)
数字电子技术课程设计报告 一、设计目的 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。 数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。 钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。 石英数字钟，具有电路简洁，代表性好，实用性强等优点，在数字钟的制作中，我们采用了传统的PCMS大规模集成电路为核心，配上LED发光显示屏，用石英晶体做稳频元件，准确又方便。 二、实现功能 ①时间以12小时为一个周期； ②显示时、分、秒； ③具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间； ④计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时；
用JKFF触发器设计一个模为8的加法计数器
题目：用JKFF 设计模为8的加法计数器 步骤1： 分析题意 根据题目所给的条件，待设计的计数器默认为模为8的加法器，不需要求加载初值。电路只需要故电路只需时钟输入端clk ，clk 作为电路的同步时钟，不必当做输入变量对待；输出一个8进制数要3个输出端，记为0Q 1Q 2Q 。要有输出信号Y ，故共需要3个输出端。因输出量0Q 1Q 2Q 就是计数值，故采用Moore 型电路较为合适。 步骤2：建立原始状态图 模8加法器要求逢8加1,。有此状态图做出如图所示。需要8个状态故不需要化简。 /Y /0 /0 /0 S0→ S1→ S2→ S3 ↑ /1 ↓ /0 S7←S6←S5← S4 /0 /0 /0 步骤3：状态分配。 由于最大模的值为8，因此必须取代码位数n=3。假设S0=000，S1=001，S2=010，S3=011，S4=100，S5=101，S6=110，S7=111.则可以做出状态转移表如图。 步骤4：选触发器，求时钟、输出、状态、驱动方程。 因需要3位二进制代码，选用三个CP 下降沿出发的J-K 触发器，分别用FF0，FF1，FF2表示。 有状态列表可作出次态卡诺图及输出函数的卡诺图，如图所示。 与J-K 触发器的特性方程 n n n Q K Q J Q +=+1 比较得到驱动方程 输入 现态 次态 输 出 CP Q2 Q1 Q0 12 +n Q 11 +n Q 1 +n Q Y 0 0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 2 0 1 0 0 1 1 0 3 0 1 1 1 0 0 0 4 1 0 0 1 0 1 0 5 1 0 1 1 1 0 0 6 1 1 0 1 1 1 0 7 1 1 1 1
加法器的设计与仿真实验报告
加法器的设计与仿真 一、实验内容 1、用逻辑图和VHDL语言设计全加器。 2、利用设计的全加器组成串行加法器。 3、用逻辑图和VHDL语言设计并行加法器。 4、应用MaxplusII软件对全加器和串行加法器进行编译、仿真和模拟。 5、在“MaxplusII软件的基本操作”实验的基础上，能更加熟练的掌握应用MaxplusII软件，从而更形象更深层次的理解全加器和串行加法器。 二、实验平台及实验方法 用VHDL语言编写全加器和串行加法器的程序，运用MaxplusII软件进行仿真，再结合FPGA（即对实验箱的芯片进行编译）进行验证。也可以用原理图进行文本设计，波形设计。逻辑符号图： 真值表： 电路图： 三、实验过程 1．启动MaxplusII软件； 2．新建一个文本编辑文件，输入全加器的VHDL语言； 3．编译。点击file save as,保存文件名为f-adder名称，扩展名为vhd，选择芯片类型为EPF10K20TI144-4，保存并进行编译，
若编译结果出现0 error，0 warnings则说明编译通过。 4．仿真波形。点Max+plus II→Waveform editor,出现波形图的设置界面，然后点Node→Enter Nodes from SNF→list,将输入输出端添加到界面，并设置其周期和输入波形，保存后，点Max+plus II→Simulator，即可仿真出输出的波形。 5．配置芯片。点Max+plus II→Floorplan editor，将Unassigned Nodes & 栏中，电路的输入输出节点标号直接用鼠标“拖到” 想分配的引脚上,Max+plusII→programmer→configuer,然后就可以操作试验箱，观察全加器的工作情况。 四、实验结果 实验步骤： 1、用VHDL语言编写全加器的程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT( x,y,cin:IN STD_LOGIC; s,cout:OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE bhv OF f_adder IS BEGIN s<=x XOR y XOR cin; cout<=(x AND y)OR(x AND cin)OR(y AND cin); END ARCHITECTURE bhv; 2、将上述程序保存为文件名为f_adder的文件，点击Maxplus里的compiler进行编译，点击start，如果出现0 error，0 warnings，则编译成功。
用verilog编写16位加法器 乘法器 自动售货机
Verilog课程实验报告
实验1十六位超前进位加法器 1.1系统设计要求 用超前进位加法器实现一个有符号位的16位加法器，并且考虑溢出的情况 2.1详细设计 根据超前进位加法器的原理Co = G | ( P & Ci ) S = P ^ Ci 设计出4位加法器的子模块，然后通过4个4位加法器的相连来得到十六位的加法器。原理如下图所示。溢出用flag=0表示。 3.1程序 //-------------16位超前进位加法器----------------- module cla16(a,b,s,flag); //含有a ，b ，输出s ，进位flag 的模块 input [15:0] a,b;//输入a ，b output [16:0] s; //输出 s output reg flag; //进位 FA FA FA P 0 G 1 P 0G 1 P 2G 2 P 3G 3 C o,3 C o,2 C o,1 C o,0 C i,0 FA FA FA P 0 G 1 P 0G 1 P 2G 2 P 3G 3 C o,2 C o,1 C o,0 C i,0 o,3 M u l t i p l e x e r o P 1P 2P 3 Idea: If (P0 and P1 and P2 and P3 = 1)then C o3 = C 0, else “kill” or “generate”.
wire pp4,pp3,pp2,pp1; wire gg4,gg3,gg2,gg1; wire [15:0] Cp; wire [15:0] p,g; pg i0 (a[15:0],b[15:0],p[15:0],g[15:0]); add i1 (p[3],p[2],p[1],p[0],g[3],g[2],g[1],g[0],pp1,gg1); add i2 (p[7],p[6],p[5],p[4],g[7],g[6],g[5],g[4],pp2,gg2); add i3 (p[11],p[10],p[9],p[8],g[11],g[10],g[9],g[8],pp3,gg3); add i4 (p[15],p[14],p[13],p[12],g[15],g[14],g[13],g[12],pp4,gg4); add i5 (pp4,pp3,pp2,pp1,gg4,gg3,gg2,gg1,pp5,gg5); //调用四位加法器模块 add4 l0 (p[3],p[2],p[1],p[0],g[3],g[2],g[1],g[0],1'b0,Cp[3],Cp[2],Cp[1],Cp[0]); add4 l1 (p[7],p[6],p[5],p[4],g[7],g[6],g[5],g[4],Cp[3],Cp[7],Cp[6],Cp[5],Cp[4]); add4 l2 (p[11],p[10],p[9],p[8],g[11],g[10],g[9],g[8],Cp[7],Cp[11],Cp[10],Cp[9],Cp[8]); add4 l3 (p[15],p[14],p[13],p[12],g[15],g[14],g[13],g[12],Cp[11],Cp[15],Cp[14],Cp[13],Cp[12]); assign s[0]=p[0]^1'b0; //保留位 assign s[1]=p[1]^Cp[0]; assign s[2]=p[2]^Cp[1]; assign s[3]=p[3]^Cp[2]; assign s[4]=p[4]^Cp[3]; assign s[5]=p[5]^Cp[4]; assign s[6]=p[6]^Cp[5]; assign s[7]=p[7]^Cp[6]; assign s[8]=p[8]^Cp[7]; assign s[9]=p[9]^Cp[8]; assign s[10]=p[10]^Cp[9]; assign s[11]=p[11]^Cp[10]; assign s[12]=p[12]^Cp[11]; assign s[13]=p[13]^Cp[12]; assign s[14]=p[14]^Cp[13]; assign s[15]=p[15]^Cp[14]; assign s[16]=pp5|gg5; //溢出判断模块 always@(a,b,s) begin if ((a[15]==1&&b[15]==1&&s[15]==0)||(a[15]==0&&b[15]==0&&s[15]==1)) flag=1'b1; else flag=1'b0; end endmodule //4位加法器模块 module add4(p[3],p[2],p[1],p[0],g[3],g[2],g[1],g[0],Co,Cp[3],Cp[2],Cp[1],Cp[0]); input [3:0]p,g;
数字电路课程设计
数字电路课程设计 姓名：李志波 专业：电子信息工程 年级：2012级
数字闹钟计时器 一．实验目的 1．通过这个实验进一步了解掌握各种功能芯片的功能，并能够在电路系统中正确应用。 2．强化巩固专业课课程内容，学会对电路的系统分析。 3．初步了解基础的电路设计思路和方法，锻炼自己的动手能力，巩固电子焊接技术。 二．实验原理 1.显示译码器 74LS248（74LS48）是BCD码到七段码的显示译码器，它可以直接驱动共阴极数码管。它的引脚图及功能如下： （a）要求输入数字0~15时“灭灯输入端”BI必须开路或保持高电平，如果不要灭十进制的0，则“动态灭灯 输入”RBI必须开路或者为高电平。 （b）当灭灯输入端BI接低电平时，不管其他输入端为何种电平，所有各端输出均为低电平。 （c）BI/RBO是线与关系，既是“灭灯输入端”BI又是“动态灭灯输出端”RBO。 2.数码显示器 LC5011-11就是一种共阴极数码显示器，它的管脚图如图1，X为共阴极，DP为小数点。其内部是八段发光二极管的负极连在一起的电路。当在a.b.c.d.e.f.g.DP加上正向电压时，各段
二极管就会被点亮，例如，利用74LS48和数码管组合成的显 示译码电路。 ABCD 四个引脚接上一级输出 LT,RBO/BI ，RBI 接高电平，或悬空。 3,十进制集成计数电路74LS90 74LS90时异步二-五-十进制计数器。其管脚图如图 U1 74LS90D Q A 12Q B 9Q D 11 Q C 8I N B 1 R 916 R 927R 012I N A 14R 02 3 G N D 10 V C C 5它的内部由两个计数电路组成，一个为二 进制，计数电路，计数脉冲输入端为CP1,输出端为QA QB QC QD.这两个计数器可独立使用，当QA 连到CP2时，可构成十进制计数器。 它具有复零输入端ROA,ROB 和复9输入端R9A R9B 。如果复零输入端ROA,ROB 皆为高电平时，计数器复零；如果复9输入端R9A,R9B 皆为高电平时，计数器复9。计数时ROA,ROB 其中之一接高电平或者二者都接高电平，并要求复9输入端R9A,R9B 其一接低电平或者同时接低电平。用74LS90接成的24 进 制 计 数 器 电 路 如 图
十六位硬件乘法器电路设计报告
课程名称电子设计自动化 题目十六位硬件乘法器电路 院系班级信息学院11电子信息工程A班姓名 学号 指导老师凌朝东 2013 年 12 月 5 日
题目名称： 十六位硬件乘法器电路 摘要： 设计一个16位硬件乘法器电路.要求2位十进制乘法，能用LED数码管同时显示乘数,被乘数和积的值.本设计利用Quartus II软件为设计平台,通过移位相加的乘法原理：即从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。经软件仿真和硬件测试验证后,以达到实验要求。
目录 1.题目名称 (2) 2.摘要 (2) 3.目录 (3) 4.正文 (4) 4.1. 系统设计 (4) 4.1 设计要求 (4) 4.2 系统设计方案 (4) 4.2 单元电路设计 (4) 4.2.1十进制计算模块 (5) 4.2.2 BCD码转二进制模块 (5) 4.2.3 8位右移寄存器模块 (6) 4.2.4 8位加法器模块 (7) 4.2.5 1乘法器multi_1模块 (7) 4.2.6 16位移位寄存器reg_16模块 (8) 4.2.7 16位二进制转BCD码B_BCD模块 (9) 4.2.8 8位乘法器multi_8x8顶层设计 (10) 4.3 软件设计 (12) 4.3.1设计平台和开发工具 (12) 4.3.2程序流程方框图 (13) 4.4 系统测试 (14) 4.1仿真分析 (14) 4.2硬件验证 (15) 5. 结论 (15) 6. 参考文献 (15) 7. 附录 (15)
4.正文 4.1系统设计 1.1设计要求 题目要求设计一个16位硬件乘法器电路.要求2位十进制乘法;能用LED数码管同时显示乘数,被乘数和积的信息.设置一个乘法使能端,控制乘法器的计算和输出. 1.2系统设计方案 此设计问题可分为乘数和被乘数输入控制模块,乘法模块和输出乘积显示模块基本分. 乘数和被乘数的输入模块使输入的十进制数转化为二进制数输入乘法模块,乘法模块利用移位相加的方法将输入的两组二进制数进行相乘,并将16位乘积输出到乘积输出显示模块.显示模块将输入的二进制数按千,百,十,个位分别转化为十进制数输出. 乘数和被乘数的输入可用数据开关K1~K10分别代表数字1,2,…,9,0,用编码器对数据开关K1~K10的电平信号进行编码后输入乘法器进行计算.但此方案所用硬件资源较多,输入繁琐,故不采取. 方案二是利用硬件箱自带16进制码发生器,由对应的键控制输出4位2进制构成的1位16进制码,数的范围是0000~1111,即0H~FH.每按键一次,输出递增1,输出进入目标芯片的4位2进制数将显示在该键对应的数码管. 乘数和被乘数的输入模块将16进制码的A~F码设计成输出为null.使得减少了无用码的输入. 两数相乘的方法很多,可以用移位相加的方法,也可以将乘法器看成计数器,乘积的初始值为零,每一个时钟周期将乘数的值加到积上,同时乘数减一,这样反复执行,直到乘数为零.本设计利用移位相加的方法使得程序大大简化. 系统总体电路组成原理图如下图所示： 4.2单元电路设计