FSK信号调制与解调技术

1 引言

1.1 研究的背景与意义

现代社会中人们对于通信设备的使用要求越来越高，随着无线通信技术的不断发展，人们所要处理的各种信息量呈爆炸式地增长。传统的通信信号处理是基于冯·诺依曼计

算机的串行处理方式，利用传统的冯·诺依曼式计算机来进行海量信息处理的话，以现

有的技术，是不可能在短时间内完成的。而具于并行结构的信息处理方式为提高信息的处理速度提供了一个新的解决思路。

随着人们对于通信的要求不断提高，应用领域的不断拓展，通信带宽显得越来越紧张。人们想了很多方法，来使有限的带宽能尽可能的携带更多的信息。但这样做会出现一个问题，即：信号调制阶数的增加可以提升传送时所携带的信息量，但在解调时其误码率也相应显著地提高。信息量不断增加的结果可能是，解调器很难去解调出本身所传递的信息。如果在提高信息携带量的同时，能够找到一种合适的解调方式，将解调的误码率控制在允许的范围内，同时又不需要恢复原始载波信号，从而降低解调系统的复杂程度，那将是很好的。

通信技术在不断地发展，在现今的无线、有线信道中，有很多信号在同时进行着传递，相互之间都会有干扰，而强干扰信号也可能来自于其它媒介。在军事领域，抗干扰技术的研究就更为必要。我们需要通信设备在强干扰地环境下进行正常的通信工作。

目前常用的通信调制方法有很多种，如FSK、QPSK、QAM等。在实际的通信工程中，不同的调制制式由于自身的特点而应用于不同场合，而通信中不同的调制、解调制式就构成了不同的系统。如果按照常规的方法，每产生一种信号就需要一个硬件电路，甚至一个模块，那么要使一部发射机产生几种、几十种不同制式的通信信号，其电路就会异常复杂，体积重量都会很大。而在接收机部分，情况也同样是如此，即对某种特定的调制信号，必须有一个特定的对应模块电路来对该信号进行解调工作。如果发射端所发射的信号调制方式发生改变，这一解调模块就无能为力了。实际上，随着通信技术的进步和发展，现代社会对于通信技术的要求越来越高，比如要求通信系统具有最低的成本、最高的效率，以及跨平台工作的特性，如PDA、电脑、手机使用时所要求的通用性、互连性等。怎样对多种类型的信号进行智能化处理，而又不增加电路的成本、处理速度以及体积重量等，是我们目前正面临的问题。

针对以上情况，本文提出用新型FPGA技术对信号进行解调。随着数字技术日益广泛的应用，以现场可编程门阵列FPGA为代表的器件得到了广泛的应用，器件的集成度和速度都在高速增长．FPGA既具有门阵列的高逻辑密度和高可靠性，又具有可编程逻辑器件的用户可编程性．它的可编程特性带来了电路设计的灵活性，在数字电路设计中发挥着越来越重要的作用．

1.2国内外研究现状

FSK是信息传输中使用得较早的一种调制方式它的主要优点是：实现起来较容易，抗噪声与抗衰减的性能较好，近十年来，数字移动通信系统的开发取得了巨大进展，要求传输数字化的命令，又传数字化的信息，因而系统必须采用数字调制技术，然而一般的数字调制技术：如移相键控PSK，频移键控FSK，因而传输效率低而无法满足移动通信的要求；为此：需要专门研究一些抗干扰能力强，误码性能好，频谱利用率高的调制技术，尽可能地提高单位频带内传输数据的比特率。适应移动通信的要求。目前发展已发展为：正交相移键控QPSK，正交调幅QAM，最小移频键控MSK，高斯最小移频键控GMSK等。随着微电子技术研究的发展，采用现场可编程门阵列FPGA进行数字信号处理得到了飞速发展，由于FPGA具有现场可编程的特点，可以实现专用集成电路，因此越来越受到硬件电路设计工程师们的青睐。

1.3 本文的研究工作

1 用matlab产生本地信号和FSK信号，用FPGA产生本地信号和FSK号。

2 把matlab产生的信号通过matlab产生的混频滤波器进行滤波。

3 把FPGA产生的信号通过FPGA产生的混频滤波器进行滤波。

4 把滤波后的信号进行波形仿真，比较两种波形的共同点和差异。

2 FSK信号调制与解调技术

2.1 引言

在卫星通信、移动通信、微波通信和光纤通信等现代数字通信系统中，信道中传输的都是数字已调信号，我们称之为数字调制系统。由调制器、解调器及调制信道构成的数字调制系统如图2.1所示。

图2.1 数字通信系统原理框图

在现代通信中，调制器的载波信号几乎都是正弦波信号，数字基带信号通过调制器改变正弦波信号的幅度、频率或相位，产生振幅键控(ASK)、移频键控(FSK)或移相键控(PSK)信号，或同时改变正弦波信号的几个参数，产生复合调制信号，如振幅与相位复合调制信号等。

发送滤波器及接收滤波器都是带通滤波器。发送滤波器用来限制进入信道的信号带宽，以提高信道的频带利用率。接收滤波器用于滤除带外噪声，提高信噪比，并且与发送滤波器及信道的频率特性相配合，使系统无码间串扰。

在对数字已调信号进行相干解调时，需要载波同步信号，接收部分进行抽样判决处理时需要位同步信号，这些同步信号是载波同步器和位同步器提供的。

2.2 二进制数字频率键控

二进制数字频率键控(2FSK)又称为二进制频移键控，是一种常见的通信调制方式。由于2FSK调制幅度不变，抗衰落和抗噪声性能优良，设备较容易实现，所以一直被广泛应用于各种数据传输中。目前，数字调频技术已有相当的发展，多进制频移键控

(MFSK)、最小频移键控(MSK)以及高斯最小频移键控(GMSK)等技术，以其良好的功率利用率，抗码间串扰和带外辐射功率小等优点，已在无线信道中得到了广泛的应用。

2.2.1FSK信号的时域、频域和空间表示

2FSK信号是用二迸制数字基带信号的波形控制正弦型载波的频率产生的，其频率携带有数字信息。对应于二进制的两种状态，2FSK有两种频率，或者说2FSK信号是用两种不同频率的正弦波来表示基带信号的两种状态，同时2FSK信号是等幅波。

1.时域表示及波形

基带信号为“1”时，对应2FSK信号是频率为f1的载波；基带信号为“0”时，对应2FSK 信号是频率为f2的载波。

2FSK信号可分为两种，一种是相位连续的2FSK信号，记作CP2FSK，它在码元“0”、“1”交替变化时，载波相位连续；另一种是离散相位2FSK信号，记作DP2FSK，这种波形在“0”、“1”交替变化时，载波相位不连续。2FSK信号相位是否连续，取决于采用哪种2FSK信号产生电路。

2FSK信号可以由两个2ASK信号相加而成，其时域表达式为

e2fsk(t)=s(t)cos w1t+s(t)cos w2t(2-1) 式中，s t为二进制单极性非归零码，s f与s o的功率谱密度相同，相位不连续2FSK信号的功率谱密度为

p2fsk(f)=0.25[p s(f+f1)+p s(f?f1)+p s(f+f2)+p s(f?f2)]

(2.2)

2.2.22FSK的调制

2FSK的调制有两种方式，分别是模拟调频法和频率键控法。模拟调频法使用二进制数字基带信号控制一个振荡器的某些参数，直接改变振荡频率，输出不同频率的信号，其原理与模拟调制相同。模拟调频法产生的已调信号是CP2FSK信号，这种方法容易实现，但频率稳度差。

频率键控法是用数字矩形脉冲控制电子开关在两个振荡器进行转换，从而输出不同频率信号的方法。如图2.2所示。在图(b)中，当数字基带信号s(t)=1时，开关打向f1频率的振荡器，开关输出cos w1t，当s(t)=0时，开关打向f2频率的振荡器，开关输出为cos w2t。

如果两个振荡器是相互独立的，则输出的2FSK 信号是离散相位的2FSK 。在实际中

两个频率的振荡是频率合成器供给的，这种方法的特点是切换速度快、波形好、频率稳

度高，但设备较为复杂。

cosw 1t

图2.2 2FSK 调制器原理图

2.2.3 2FSK 的解调

2FSK 的解调方法有鉴频法、过零点检测法、差分法、相干解调和非相干解调等。

(1)过零检测法

过零检测法是利用单位时间内信号经过零点的次数多少来衡量频率的高低。数字调

频波的过零点数随不同载频而异，故检出过零点数可以得到关于频率的差异，这就是过

零检测法的基本思想，其原理如图2.4所示。2FSK 输入信号经放大限幅后产生矩形脉冲

序列，经微分及全波整流后形成与频率变化相应的尖脉冲序列，这个序列就代表着调频

波的过零点。尖脉冲触发宽脉冲发生器，变换成具有一定宽度的矩形波，该矩形波的直

流分量代表着信号的频率，脉冲越密，直流分量越大，反映出输入信号的频率越高。经

低通滤波器就可得到脉冲波的直流分量。这样就完成了频率一幅度变换，从而再根据直

流分量幅度上的区别还原出数字信号“1”和“0”。

图 2.3 过零检测法

2FSK 信号的相干解调即在接收端恢复出调制载波的两个频率分量，分别与接收的

信号相乘，通过低通滤波器得到基带信号的解调方法，其原理如图2.4所示。截取后的接

收信号分别与两路载波信号相乘后，经过低通滤波器输出的两路基带信号，此时经过抽

样判决即可恢复出原始码元信息。

图2.4 2FSK非相干解调处理过程

2.3 多进制调制系统

多进制数字调制是用多进制数字基带信号改变高频载波参数，从而实现频谱搬移的过程。根据基带信号改变高频载波参数的不同，把多进制(设为M进制)数字调制分为多进制幅移键控(MASK)，多进制频移键控(MFSK)，多进制相移键控(MPSK)等。

由于多进制数字已调信号的被调参数在一个码元间隔内有多个取值，因此，与二进制数字调制相比，多进制数字调制有以下几个特点：

(1)在码元速率相同条件下，可以提高信息速率，使系统频带利用率增大。码元速率相同时，M进制系统的信息速率是二进制的log2M倍。在实际应用中，通常取M=2k，其中k为大于1的正整数。

(2)在信息速率相同条件下，可以降低码元速率，以提高传输的可靠性。信息速率相同时，M进制的码元宽度是二进制的log2M倍，这样就可以增加每个码元的能量，并能减小码间串扰影响。

(3)系统复杂程度加大，信号功率需求增加。

2.3.1 多进制频移键控

在多进制频移键控(MFSK)信号中，振幅相同，频率有M种，而每种频率对应M进制数字基带信号的一种状态。

图2.5是MFSK调制系统框图，其中输入为二进制信号，经串并变换为k位二进制信号同时输出。要求M=2k，发送端采用键控法产生MFSK信号。当某种组合的k位二迸制信号进入逻辑电路(相当于译码器)，会有一个门电路打开，输出相应的频率载波。

图2.5 MFSK 调制系统组成框图

图2.6是MFSK 解调系统组成框图。与2FSK 不同之处在于设置了M 个带通及包络检波，抽样判决包络检波输出中最大者为相应基带信号，再通过逻辑电路和并串为k 二迸制数字基带信号。接收端也可采用相干解调。在图中，一个M 进制码元内只有某一个滤波器

输出有信号，比较判决器在给定的时刻上比较各包络检波器输出的电压，并将结果输出。

图2.6 MFSK 解调系统组成框图 2.3.2 多进制幅移键控

多进制数字幅度调制(MASK)又称为多电平调制，它是二进制数字幅度调制方式的推广。M 进制幅度调制信号的载波振幅有M 种取值，在一个码元期间Tb 内，发送其中的一种幅度的载波信号。MASK 已调信号的表示式为：

s MASK (t )=s (t )cos w c t (2.3) 这里，s(t)为M 进制数字基带信号为：

s(t)=∑a n ?∞∞g(t ?nT b ) (2.4)

式中，g (t )是高度为1、宽度为T b 的门函数，a n 有M 种取值，包括0、1、2?、M-1。

相干解调时M 进制数字幅度调制系统总的误码率为：

P c =(M?1

M )erfc (√3r

M ?1) (2.5) 式2.5是在最佳判决电平、各电平等概率出现、双极性相干检测条件下获得的，式中的信噪比为平均信噪比。可以看出，为了得到相同的误码率，所需的信噪比随电平数增

加而增大。

2.3.3 多进制相移键控

多进制数字相位调制又称多相制，是二相制的推广。它是利用载波的多种不同相位状态来表征数字信息的调制方式。与二进制数字相位调制相同，多进制数字相位调制也有绝对相位调制(MPSK)和相对相位调制(MDPSK)两种。

设载波为cos w c t，则M进制数字相位调制信号可表示为：

cos?(w c t+φn)(2-6)

S MPSK(t)=∑g(t?nT b)

n

式2-6中，g(t)是高度为1，宽度为T b的门函数；T b为M进制码元的持续时间，亦即k(k=log2M)比特二进制码元的持续时间；φn为第n个码元对应的相位，共有M种不同取值，包括θ1,θ2,θ3…到θm。

4PSK信号采用相干解调时系统的误码率为：

)(2.7)

P c≈erfc(√r sinπ

4

式2.7中，r为信噪比。

4DPSK信号采用相干解调时系统的误码率为

)(2.8)

P c≈erfc(√2r sinπ

8

多进制相移键控是一种频带利用率较高的传输方式，其抗噪声性能较好，因而得到广泛的应用，而MDPSK比MPSK用得更加广泛。

2.4移频键控系统的抗噪声性能

对于通信系统来说，抗噪声性能是评价其性能的一个重要标准。下面对MFSK系统的抗噪声性能进行说明和分析。

常见的2FSK解调法有鉴频法、过零点检测法、差分法、相干解调和非相干解调等，在这一节中，将介绍常用的包络检波解调法和相干解调法的系统抗噪性能。

2.4.1 包络检波法的抗噪声性能

我们假设在(O，Ts)时间间隔内发送码元“1”，则这时进入抽样判决器的两路包络分别为：

V1=√[a+n1c]2+n1s2(2.9)

V 2=√n 2c 2+n 2s 2

(2.10)

由随机信号分析可知，V 1服从广义瑞利分布，V 2服从瑞利分布。V 1和V 2的、一维概率密度函数分别为： f(V 1)=V1V2I 0(aV1σn 2)e ?√v12+a 22σn 2 (2.11)

f(V 2)=V 2

σn 2e ?v 222σn 2 (2.12)

在2FSK 信号的解调器中，抽样判决器的判决过程与2ASK 不同。在2ASK 信号解调中，判决是与一个固定的门限比较。在2FSK 信号解调中，判决是对上下两路包络的抽样值进行比较：当V 1(t)的抽样值V 1大于V 2(t)的抽样值V 2时，判决器输出为“1”，此时是正确判决；当V 1(t)的抽样值V 1小于V 2(t)的抽样值V 2时，判决器输出为“0”，此时是错误判决，错误概率为

P(01?)=P (V ≤V 2)=?f (V 1)f (V 2)dV 1dV 2

= ∫V1σn 2∞0I 0(aV1σn 2)e ?(V 12+a 2)2σn 2[∫V 2σn 2∞V 2=V 1e V 222σn 2dV 2]d V 1 =∫f (V 1)[∫f(V 2∞

v

2=V 1∞0)dV 2]dV 1 =∫[V 1

σn 2∞0I 0(aV 1σn 2)e V 12+a 22σn 2dV 1 (2.13) 令t=√2V 1σn ，t=√2σ 可得：

P （0?1）=12∫tI 0∞0(zt )e t 2

2e ?z 2dt

=12e

z 22∫tI 0∞0(zt )e ?(t 2+z 2)2dt =12e

?z 22=12e r 22 (2.14) 式中，r=a 2

2σn 2。 同理可得发送“0”符号时判为“1"的错误概率P(1／0)为：

P （10?）=P （V 1>V 2)=12e r

2 (2.15)

2FSK信号包络检波法解调时系统总的误码率Pe为：

?P e=P(1)P(01?)+P(0)P(10?)=1

e r2（2.16）

2

???u1T(t)发送“1”符号

??S T(t)=（2.17）??u0T(t)发送“0”符号

Acos w1t0

??u1T(t)=（2.18）

0 其它

Acos w2t????0

u0T(t)=（2.19）

0 其它

式中，w1和w2分别为发送符号“1”和“0”的载波角频率，在(0,T s)时间间隔内，信道输出合成波形为

K u1T(t)+n i(t)acos?w1t+n i(t)

???????????y1(t)== (2.20) K u oT(t)+n i(t)acos w2t+n i(t)

式中，n i(t)为加性高斯白噪声，其均值为零，方差为σn2，且可表示为

n i(t)=n ic(t)=n ic(t)cosw1t?n is(t)sinw1t????????????(2.21) 2.4.2 相干解调法的抗噪声性能

在同步检测法中，解调器采用两个带通滤波器来区分中心频率分别为w1以及w2的信号。中心频率为w2的带通滤波器只允许中心频率为w1的信号频谱成分通过，而滤除中心频率为w2的信号频谱成分；中心频率为w2的带通滤波器只允许中心频率为w2的信号频谱成分通过，而滤除中心频率为w1的信号频谱成分。

接收端上下支路两个带通滤波器的输出波形y1(t)和y2(t)分别为

acos w1t+n1t发送“1”符号

???y1(t)=（2.22）n1(t)发送“0”符号

n 2(t ) 发送 “1” 符号

?????????y 2(t )= (2.23)

acos w 2t +n 2t 发送 “0” 符号

现在假设在(0,Ts)时间间隔内发送码元“1”，则两个带通滤波器的输出波形y 1(t)和y 2(t)分别表示如下

y 1(t )=[a +n 1c (t )]cosw 1t ?n 1s (t)

sin w 1t (2.24)

y 2(t )=[a +n 2c (t )]cosw 2t ?n 2s (t )sinw 2t?????????????????? (2.25)

进入抽样判决器的两路波形分别为

?????????????????????????????????????????????????????x 1(t )=a +n 1c (t)

(2.26) ?????????????????????????????????????????????????????x 2(t )=n 2c (t )?????????????????????????????????????????????????????

(2-27)

其中为信号成分，n 1c (t )和n 2c (t)均为低通型高斯白噪声，其均值为零，方差为σz 2=

2σn 2。z 的一维概率密度函数为

P(01?)=P(x 1

因此，错误概率P (01?)为

???P(01?)=P (x 1

(2-30)

同理可得，发送“0”符号而错判为“1”符号的概率 P (10?)为

P(10?)=P (x 1>x 2)=12erfc (√r 2)?????? (2.31) P e =P (1)P (01?)+P (0)P (10?)=12erfc(√r 2)? (2.32) ??????????????????????????????r =a 2

2σn 2 (2.33) 式中，r 为信噪比。在大信噪比条件下，即r ?1时，表示为

P e ≈

√2πr r 2

(2.34)

在大信噪比条件下，2FSK 信号采用包络检波法的解调性能与同步检测法的解调性能接近，但同步检测设备复杂。因此在能够满足输入信噪比要求时，包络检波法比同步检测法更常用。

比较以上2FSK 解调方式，可得出如下结论：

(1) 在r 相同的情况下，相干解调误码率小于非相干解调误码率；在误码率相同条件下，相干解调信噪比小于非相干解调信号噪比，总的来说相干解调的性能优于非相干解调的性能。

(2)相干解调和非相干解调不适合fl 与龟相距较近的2FSK 信号，此带通滤波器如果分路作用不好，判决会有失误。

(3)非相干解调不需要与发送端同频同相的本地载波，电路实现起来较方便；相干解调须接收恢复出与发送端严格同频同相的两个本地载波，设备较复杂。

2.4.3 MFSK 系统的抗噪声性能

MFSK 信号非相干解调器有M 路带通滤波器用于分离M 个不同频率的码元,如图2.9所示。当某个码元输入时，M 个带通滤波器的输出中仅有一个是信号加噪声，其它各路都是只有噪声。现在假设M 路带通滤波器中的噪声是互相独立的窄带高斯噪声，由图2.9分析可知其包络服从瑞利分布，故这3路噪声的包络都不超过某个门限电平h 的概率等于

[1?P (h )]2

图2.7 MFSK 非相干解调原理方框图

当信噪比很大时，包络检波MFSK 系统的误码率为

P e =0.5(M ?1)e ?r 2

(2.35)

相干解调MFSK 系统的误码率为 输

入

P e=(M?1)Q(√r)(2.36) 式中，r为当前的信噪比，M为调制信号时所采用进制。

3 现代FPGA设计技术

3.1 FPGA简介

FPGA是英文FieM Programmable GateArray的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物，FPGA技术是现代EDA 技术的一种。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA和传统的CPLD相比较更为复杂，包含更多的寄存器的平铺结构函数单元，以及可变的基于沟道连接的结构。以及基于快速存储器的重新配置的特点。CPLD可以在有限的次数内重新编程，但FPGA对重新配置则没有限制。FPGA作为完整制造并测试的产品出售，其功能由客户或者最终用户在现场进行编程所决定。FPGA允许设计者将设计方案在几分钟内输入到硅片中，迅速的完成设计原型。

可以基于一些特点对FPGA进行分类：结构，逻辑门数量，编程机制，程序可变性功能，逻辑单元的间隔尺寸和牢固性，物理尺寸(覆盖面积)，引出线，原型时间，运行速度，功耗以及可进行连接的内部资源。我们集中讨论一种极为重要的技术：在掉电时将失去程序的基于SRAM的FPGA．对于专用应用程序在现场进行编程，基于SRAM 的FPGA结构是固定的。典型的基本结构包括以下几个部分：实现组合和时序逻辑的可编程功能单元(FU)阵列；建立信号布线固定的但可编程的互连结构；对器件功能进行编程的配置存储器；在器件与周围环境之间提供接口的IJO资源。FPGA的性能和集成度随着技术的发展不断提高现在的前沿器件中包括模块存储器，分布式存储器，可靠互连结构，高速同步操作的全局信号和适用于各种接口标准的可编程I／O资源。

FPGA采用了逻辑单元阵列LCA(Logic Cell Array)这样一个新概念，内部包括可配置逻辑模块CLB(Cortfigurable Logic Block)、输出输入模块IOB(InputOutput Block)和内部连线(Imerconnect)三个部分。

FPGA提供了最高的逻辑密度、最丰富的特性和最高的性能。现在最新的FPGA器件，如Xilinx Virtex删系列中的部分器件，可提供八百万“系统门”(相对逻辑密度)。这些先进的器件还提供诸如内建的硬连线处理器(如IBM Power PC)、大容量存储器、时钟

管理系统等特性，并支持多种最新的超快速器件至器件(device-to．device)信号技术。FPGA被应用于范围广泛的应用中，从数据处理和存储直到仪器仪表、电信和数字信号处理。

FPGA具有集成度高、逻辑功能强等特点。应用FPGA进行数字系统设计，不但能减小电路板的面积、减少开发周期、提高系统运行的可靠性，而且还可无限次重复擦写，能够完成数字系统的在线重配置，易于设备功能的更改和升级。由于FPGA器件是基于SRAM结构的实现可编程特性的，掉电后编程信息立即丢失，芯片在每次加电时，都必须重新下载设计文件所生成的配置数据。因此，如何快速、高效地将配置数据写入目标器件，并且保证其在掉电后再次上电能自动可靠地恢复配置，就成为整个系统的关键所在。

FPGA的基本特点主要有：

(1) 采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。

(2) FPGA可做其它全定制或半定制ASIC电路的中试样片。

(3) FPGA内部有丰富的触发器和I／O引脚。

(4) FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。

(5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平容。

可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。目前FPGA的品种很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FlEX 系列等。FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此FPGA的使用非常灵活。

FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。目前用CPLD(复杂可编程逻辑器件)和FPGA来进行ASIC设计是最为流行的方式之一，它们的共性是都具有用户现场可编程特性，都支持边界扫描技术，但两者在集成度、速度以及编程方式上

具有各自的特点。ASIC的特点是面向特定用户的需求，品种多、批量少，要求设计和生产周期短，它作为集成电路技术与特定用户的整机或系统技术紧密结合的产物，与通用集成电路相比具有体积更小、重量更轻、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。

目前主流的FPGA仍是基于查找表技术的，已经远远超出了先前版本的基本性能，并且整合了常用功能(如RAM、时钟管理和DSP)的硬核(ASIC型)模块。FPGA芯片主要由6部分完成，分别为：可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。

当今，FPGA的工艺技术可以在一个芯片上实现不少于一百万个(等价两输入)逻辑门的功能。FPGA的两种基本类型为：可熔断型和基于SRAM类型。这些部件的容量和速度随着运算过程的改进而发展，同时内部晶体管的最小尺寸也相应减小。

(1)可熔断型：可熔断型器件通过一个较高电压使两个节点间的绝缘材料断开进行编程。这样不需要存储器来保存程序，但一次写入后便不可再更改。当形成熔断时在器件的引脚处永久地生成了低阻电路。熔断通路的尺寸本身很小，在一个FPGA上可以分布上百万个器件。这项技术最显著的优点就在于熔断的导通电阻和寄生电容要比传输门和传输晶体管小的多。这将支持更高的交换速度和布线通路的可预计定时延时。EPROM 和基于EPROM技术可以通过高电压编程，并采用带电浮栅工艺来实现。基于这些技术的器件是可重新编程和非易失的，当内置在目标系统中可以脱机编程。

(2)基于SRAM类型：基于SRAM的FPGA技术使用CMOS传输门建立连接。逻辑门的状态由SRAM存储器的内容决定。生产基于SRAM的FPGA的厂商有很多(如Xilinx,Altera,ATMEL，Lucent)。FPGA的结构与MPGA在逻辑和沟道布线的模块结构上类似，其中包括了双向多驱动连线。通常器件的宣传数据中是以逻辑门数量为基础的，但器件中逻辑门的实际使用取决于布线程序利用资源实现给定设计的能力。

FPGA功能单元的逻辑单元复杂性取决于竞争因素。如果单元的复杂较高，将会有浪费的单元面积和逻辑。如果单元的复杂度较低，布线所需的时间和资源就较多。

3.2 FPGA的工作原理

如前所述，FPGA是在PAL、GAL、EPLD、CPLD等可编程器件的基础上进一步发展的产物。它是作为ASIC领域中的一种半定制电路而出现的，即解决了定制电路的不足，又克服了原有可编程器件门电路有限的缺点。由于FPGA需要被反复烧写，它实现

组合逻辑的基本结构不可能像ASIC那样通过固定的与非门来完成，而只能采用一种易于反复配置的结构。查找表可以很好地满足这一要求，目前主流FPGA都采用了基于SRAM工艺的查找表结构，也有一些军品和宇航级FPGA采用Flash或者熔丝与反熔丝工艺的查找表结构。通过烧写文件改变查找表内容的方法来实现对FPGA的重复配置。

根据数字电路的基本知识可以知道，对于一个n输入的逻辑运算，不管是与或非运算还是异或运算等等，最多只可能存在知种结果。所以如果事先将相应的结果存放于一个存贮单元，就相当于实现了与非门电路的功能。FPGA的原理也是如此，它通过烧写文件去配置查找表的内容，从而在相同的电路情况下实现了不同的逻辑功能。

查找表(Look-Up．Table)简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的RAM。当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD／FPGA开发软件会自动计算逻辑电路的所有可能结果，并把真值表(即结果)事先写入RAM，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。

下面给出一个4与门电路的例子来说明LUT实现逻辑功能的原理。例如给出一个使用LUT实现4输入与门电路的真值表如下表3.1。

表3.1输入与门的真值表

从表中可以看到，LUT具有和逻辑电路相同的功能。实际上，LuT具有更快的执行速度和更大的规模。由于基于LUT的FPGA具有很高的集成度，其器件密度从数万门到数千万门不等，可以完成极其复杂的时序与逻辑组合逻辑电路功能，所以适用于高速、高密度的高端数字逻辑电路设计领域。其组成部分主要有可编程输入／输出单元、基本可编程逻辑单元、内嵌SRAM、丰富的布线资源、底层嵌入功能单元、内嵌专用单元等，主要设计和生产厂家有Xilinx、Altera、Lattice、Actel、Atmel和QuickLogic等公司，其中最大的是Xilinx、Altera、Lattice---家。

如前所述，FPGA是由存放在片内的RAM来设置其工作状态的，因此工作时需要对片内RAM进行编程。用户可根据不同的配置模式，采用不同的编程方式。

FPGA有如下几种配置模式：

(1) 并行模式：并行PROM、Flash配置FPGA；

(2) 主从模式：一片PROM配置多片FPGA；

(3) 串行模式：串行PROM配置FPGA；

(4) 外设模式：将FPGA作为微处理器的外设，由微处理器对其编程。

目前，FPGA市场占有率最高的两大公司Xilinx和Altera生产的FPGA都是基于SRAM工艺的，需要在使用时外接一个片外存储器以保存程序。上电时，FPGA将外部存储器中的数据读入片内RAM，完成配置后，进入工作状态；掉电后FPGA恢复为白片，内部逻辑消失。这样FPGA不仅能反复使用，还无需专门的FPGA编程器，只需通用的EPROM、PROM编程器即可。Actel、QuiekLogie等公司还提供反熔丝技术的FPGA，只能下载一次，具有抗辐射、耐高低温、低功耗和速度快等优点，在军品和航空航天领域中应用较多，但这种FPGA不能重复擦写，开发初期比较麻烦，费用也比较昂贵。Lattice 是ISP技术的发明者，在小规模PLD应用上有一定的特色。早期的Xilinx产品一般不涉及军品和宇航级市场，但目前已经有Q ProR等多款产品进入该类领域。

3.3 FPGA的开发流程

FPGA的设计流程就是利用EDA开发软件和编程工具对FPGA芯片进行开发的过程。FPGA的开发流程包括电路设计、设计输入、功能仿真、综合优化、综合后仿真、实现、布线后仿真、板级仿真以及芯片编程与调试等主要步骤。

(1)电路设计：在系统设计之前，首先要进行的是方案论证、系统设计和FPGA芯片选择等准备工作。系统工程师根据任务要求，如系统的指标和复杂度，对工作速度和芯片本身的各种资源、成本等方面进行权衡，选择合理的设计方案和合适的器件类型。一般都采用自顶向下的设计方法，把系统分成若干个基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接使用EDA元件库为止。

(2)设计输入：设计输入是将所设计的系统或电路以开发软件要求的某种形式表示出来，并输入给EDA工具的过程。常用的方法有硬件描述语言(HDL)和原理图输入方法等。原理图输入方式是一种最直接的描述方式，在可编程芯片发展的早期应用比较广泛，它将所需的器件从元件库中调出来，画出原理图。这种方法虽然直观并易于仿真，但效率

很低，且不易维护，不利于模块构造和重用。更主要的缺点是可移植性差，当芯片升级后，所有的原理图都需要作一定的改动。目前，在实际开发中应用最广的就是HDL语言输入法，利用文本描述设计，可以分为普通HDL和行为HDL。普通HDL有ABEL、CUR等，支持逻辑方程、真值表和状态机等表达方式，主要用于简单的小型设计。而在中大型工程中，主要使用行为HDL，其主流语言是Verilog HDL和VHDL。这两种语言都是美国电气与电子工程师协会(IEEE)的标准，其共同的突出特点有：语言与芯片工艺无关，利于自顶向下设计，便于模块的划分与移植，可移植性好，具有很强的逻辑描述和仿真功能，而且输入效率很高。

(3)功能仿真：功能仿真，也称为前仿真，是在编译之前对用户所设计的电路进行逻辑功能验证，此时的仿真没有延迟信息，仅对初步的功能进行检测。仿真前，要先利用波形编辑器和Ⅷ)L等建立波形文件和测试向量(即将所关心的输入信号组合成序列)，仿真结果将会生成报告文件和输出信号波形，从中便可以观察各个节点信号的变化。如果发现错误，则返回设计修改逻辑设计。常用的工具有Model Tech公司的ModelSim、Sysnopsys公司的VCS和Cadence公司的NC．Verilog以及NC．VHDL等软件。

(4)综合优化：所谓综合就是将较高级抽象层次的描述转化成较低层次的描述。综合优化根据目标与要求优化所生成的逻辑连接，使层次设计平面化，供FPGA布局布线软件进行实现。就目前的层次来看，综合优化(Synthesis)是指将设计输入编译成由与门、或门、非门、RAM、触发器等基本逻辑单元组成的逻辑连接网表，而并非真实的门级电路。真实具体的门级电路需要利用FPGA制造商的布局布线功能，根据综合后生成的标准门级结构网表来产生。为了能转换成标准的门级结构网表，HDL程序的编写必须符合特定综合器所要求的风格。由于门级结构、RTL级的HDL程序的综合是很成熟的技术，所有的综合器都可以支持到这一级别的综合。常用的综合工具有Synplicity公司的Synplify／Synplify Pro软件以及各个FPGA厂家自己推出的综合开发工具。

(5)综合后仿真：综合后仿真检查综合结果是否和原设计一致。在仿真时，把综合生成的标准延时文件反标注到综合仿真模型中去，可估计门延时带来的影响。但这一步骤不能估计线延时，因此和布线后的实际情况还有一定的差距，并不十分准确。目前的综合工具较为成熟，对于一般的设计可以省略这一步，但如果在布局布线后发现电路结构和设计意图不符，则需要回溯到综合后仿真来确认问题之所在。在功能仿真中介绍的软件工具一般都支持综合后仿真。

(6)实现与布局布线：实现是将综合生成的逻辑网表配置到具体的FPGA芯片上，布

局布线是其中最重要的过程。布局将逻辑网表中的硬件原语和底层单元合理地配置到芯片内部的固有硬件结构上，并且往往需要在速度最优和面积最优之间作出选择。布线根据布局的拓扑结构，利用芯片内部的各种连线资源，合理正确地连接各个元件。目前，FPGA的结构非常复杂，特别是在有时序约束条件时，需要利用时序驱动的引擎进行布局布线。布线结束后，软件工具会自动生成报告，提供有关设计中各部分资源的使用情况。由于只有FPGA芯片生产商对芯片结构最为了解，所以布局布线必须选择芯片开发商提供的工具。

(7)时序仿真，也称为后仿真，是指将布局布线的延时信息反标注到设计网表中来检测有无时序违规现象。时序仿真包含的延迟信息最全，也最精确，能较好地反映芯片的实际工作情况。由于不同芯片的内部延时不一样，不同的布局布线方案也给延时带来不同的影响。因此在布局布线后，通过对系统和各个模块进行时序仿真，分析其时序关系，估计系统性能以及检查和消除竞争冒险是非常有必要的。在功能仿真中介绍的软件工具一般都支持综合后仿真。

(8)板极仿真与验证：板级仿真主要应用于高速电路设计中，对高速系统的信号完整性、电磁干扰等特征进行分析，一般都以第三方工具进行仿真和验证。

(9)芯片编程与调试：设计的最后一步就是芯片编程与调试。芯片编程是指产生使用的数据文件(位数据流文件，Bitstream Generation)，然后将编程数据下载到FPGA芯片中。其中，芯片编程需要满足一定的条件，如编程电压、编程时序和编程算法等方面。逻辑分析仪(Logic Analyzer，LA)是FPGA设计的主要调试工具，但需要引出大量的测试管脚，且LA价格昂贵。目前，主流的FPGA芯片生产商都提供了内嵌的在线逻辑分析仪(如Xilinx ISE中的ChipScope、AlteraQuartusII中的SignalTap II以及SignalProb)来解决上述矛盾，它们只需要占用芯片少量的逻辑资源，具有很高的实用价值。

3.4 常用的FPGA开发工具

本节主要介绍FPGA的一些常用的开发工具。限于篇幅，此处只能对常用的EDA 工具加以讨论。根据设计流程与功能划分，EDA工具主要分为设计输入工具，综合工具，仿真工具，实现和优化工具，后端辅助工具，验证与调试工具和系统级设计环境七大类。我们主要讨论与本设计关系最为密切的设计输入工具，综合工具，仿真工具和系统级设计环境这四类工具。另外的三种工具所涉及到的功能，我们会在介绍QUARTUS II时简要提到。

(1)设计输入工具

设计输入是工程设计的第一步，常用的设计输入方法有HDL语言输入，原理图输入，IP Core输入和其他输入方法。HDL语言输入的方法应用最为广泛，目前业界最为流行的HDL语言是Verilog HDL和VHDL语言。一般来说，任何文本编辑器都可以完成HDL语言输入。QUARTUS II内嵌的文本编辑器是Text Edit，它能根据语法来彩色显示关键字。另外大家常用的文本编辑器还有Ultra Edit，通过修改Ultra Edit的设置也可以支持彩色语法显示。原理图设计输入方式在早期应用广泛，目前已经逐渐被HDL 语言输入所取代，仅仅在有些设计的顶层描述时才会使用。所以，现在强力推荐初学者尽量使用HDL语言方式来设计电路。IP Core输入方式时FPGA设计中一种重要的设计输入方式。所谓IP Core，是指已经设计好且受知识产权保护的标准块单元。QUARTUS II的IP Core生成器中有很多的IP核功能，从简单的基本设计模块到复杂额处理器等一应俱全，适当地使用IP Core，能大幅度地减轻工程师的设计工作量，提高设计质量。其他辅助性设计输入方法还有状态机输入，真值表输入和波形输入等。比较流行的状态机输入工具是StateCAD，设计者只需画出状态转移图，状态机编辑器就能自动生成相应的VHDL，ABEL或者Verilog HDL语言模型，并且状态机编辑器能生成状态转移的测试激励文件，验证寄存器传输级(I玎L)模型，优化并分析状态机设计结果。合理使用状态机输入方式，能在一定程度上缓解设计者的工作量。使用真值表输入方法时，用户在工具中填充设计对应的真值表，既可自动生成HDL代码。波形输入方法为，用户画出输入的激励波形和输入的相应波形，波形输入工具自动生成符合输入输出关系的功能代码。这些输入方式目前已经逐步被淘汰。

(2)综合工具

主流的综合工具主要有Synplicity公司的Synplify／Synplify Pro，Synopsys公司的FPGACompiler II／Express，Exemplar Logic公司的LeonardoSpectrum，另外，QUARTUS II还内嵌了自己的综合工具。Synplify／Synplify Pro作为新兴的综合工具在综合策略和优化手段上有较大篇幅的提高，特别是在其先进的Timing Drivem(时序驱动)和BEST(BehavioralExtraction Synthesis Technology，行为级综合提取技术)算法引擎，使其综合结果往往面积较小，速度较快，在业界口碑很好。如果结合Synplicity公司的Amplify 物理约束功能，对很多设计能大幅度地减少资源，优化面积达到30％以上。QUARTUS II内嵌综合工具。虽然Altera自己对其芯片的内部结构最了解，所以其内嵌综合工具的一些优化策略甚至优于其他专业综合工具。