锁相环原理
matlab pll锁相环原理
标题：MATLAB中的PLL锁相环原理一、介绍PLL锁相环的概念PLL（Phase-Locked Loop）锁相环是一种常用的控制系统，广泛应用于通信系统、数字信号处理和电力系统等领域。
它通过比较输入信号与本地参考信号的相位差，实现对输入信号的精确跟踪和同步。
在MATLAB中，我们可以通过编写代码来模拟PLL锁相环，并深入理解其工作原理。
二、PLL锁相环的基本结构PLL锁相环由相位比较器、低通滤波器、VCO（Voltage-Controlled Oscillator）和分频器等组成。
它的基本结构如下：1. 相位比较器：用于比较输入信号和本地参考信号的相位差，并产生控制电压。
2. 低通滤波器：将相位比较器输出的控制电压进行滤波，去除高频噪声，得到稳定的调节电压。
3. VCO：根据低通滤波器输出的调节电压，调节其输出频率，实现对输入信号的跟踪。
4. 分频器：将VCO输出的信号进行分频，得到本地参考信号，用于与输入信号进行比较。
三、PLL锁相环的工作原理PLL锁相环的工作过程可以分为锁定和跟踪两个阶段。
1. 锁定阶段：在初始时刻，输入信号的频率与VCO的输出频率不同步。
相位比较器会检测到二者之间存在相位差，产生相应的控制电压，通过低通滤波器传递给VCO。
VCO根据控制电压，调节其输出频率，使其逐渐与输入信号频率同步，最终达到锁定状态。
2. 跟踪阶段：一旦锁定完成，PLL锁相环会持续监测输入信号的频率变化，并调节VCO的输出频率，确保其始终与输入信号同步。
低通滤波器起到平稳调节的作用，使得VCO的输出频率能够迅速跟随输入信号的变化。
四、MATLAB中的PLL锁相环模拟在MATLAB中，我们可以利用Simulink工具箱来建立PLL锁相环的模型，并进行仿真分析。
我们需要使用Simulink中的基本模块，如正弦波源、相位比较器、低通滤波器、VCO和分频器等，按照PLL锁相环的基本结构进行搭建。
1. 步骤一：建立模型我们在Simulink中建立PLL锁相环的模型，将各个基本模块按照PLL 锁相环的基本结构进行连接，确保输入信号能够经过相位比较器、低通滤波器和VCO等模块，最终输出同步的信号。
锁相环工作原理
锁相环工作原理锁相环（Phase-Locked Loop，PLL）是一种常用的电子电路，用于同步和稳定地追踪输入信号的相位。
它在许多领域中被广泛应用，如通信系统、数据传输、音频处理等。
本文将详细介绍锁相环的工作原理及其组成部分。
一、锁相环的组成部分1. 相位比较器（Phase Detector）：相位比较器是锁相环的核心组成部分，用于比较输入信号和反馈信号的相位差。
常见的相位比较器有边沿比较器、恒幅比较器等。
2. 低通滤波器（Low-Pass Filter）：相位比较器的输出信号经过低通滤波器进行滤波，去除高频噪声，得到稳定的控制电压。
3. 电压控制振荡器（Voltage-Controlled Oscillator，VCO）：VCO是一种根据输入电压的大小来调节输出频率的振荡器。
锁相环中的VCO的频率可以通过控制电压进行调节。
4. 分频器（Divider）：分频器用于将VCO的输出频率进行分频，得到反馈信号，使其与输入信号保持同步。
5. 锁相环滤波器（Loop Filter）：锁相环滤波器用于对VCO的控制电压进行滤波和调整，使其能够更好地追踪输入信号的相位。
二、锁相环的工作原理锁相环的工作原理可以简单概括为：通过相位比较器比较输入信号和反馈信号的相位差，根据相位差的大小产生控制电压，通过滤波和调整后的控制电压来调节VCO的频率，使其与输入信号保持同步。
具体工作流程如下：1. 初始状态下，输入信号和反馈信号的相位差较大，相位比较器的输出信号较大。
2. 相位比较器的输出信号经过低通滤波器滤波后，得到稳定的控制电压。
3. 控制电压作用于VCO，调节VCO的频率。
4. 经过分频器的分频，得到反馈信号。
5. 反馈信号与输入信号经过相位比较器比较，进一步调节控制电压。
6. 重复上述步骤，直到输入信号和反馈信号的相位差趋近于零。
通过不断调节VCO的频率，锁相环能够实现对输入信号的相位进行追踪和同步，使得输出信号与输入信号保持一致。
锁相环工作原理
锁相环工作原理锁相环是一种常用的电子反馈控制系统，主要用于同步信号的生成和相位跟踪。
它在许多领域中都有广泛的应用，如通信、雷达、测量仪器等。
本文将详细介绍锁相环的工作原理及其应用。
一、锁相环的基本组成部分锁相环通常由相位比较器、低通滤波器、电压控制振荡器（VCO）、分频器和反馈回路组成。
1. 相位比较器（Phase Comparator）：用于比较输入信号和VCO输出信号的相位差，并产生一个误差信号。
2. 低通滤波器（Low Pass Filter）：将相位比较器输出的误差信号进行滤波，得到一个平滑的控制电压。
3. 电压控制振荡器（Voltage Controlled Oscillator，VCO）：根据控制电压的大小，产生相应频率的输出信号。
4. 分频器（Divider）：将VCO输出的信号进行分频，得到一个与输入信号频率相同但相位差较小的信号，作为反馈信号输入到相位比较器。
5. 反馈回路（Feedback Loop）：将分频器输出的信号反馈给相位比较器，形成一个闭环控制系统。
二、锁相环的工作原理锁相环的工作原理可以分为两个阶段：捕获阶段和跟踪阶段。
1. 捕获阶段：在捕获阶段，锁相环通过调节VCO的频率和相位，使其与输入信号保持同频同相。
首先，相位比较器将输入信号和VCO输出信号进行相位比较，产生一个误差信号。
该误差信号经过低通滤波器滤波后，得到一个控制电压，该电压决定了VCO的频率和相位的调整方向。
VCO根据控制电压的大小，调整自身的频率和相位，使其逐渐与输入信号同步。
当VCO的频率和相位与输入信号达到同步状态时，进入跟踪阶段。
2. 跟踪阶段：在跟踪阶段，锁相环通过持续调整VCO的频率和相位，使其能够跟踪输入信号的变化。
当输入信号的频率或相位发生变化时，相位比较器会再次产生误差信号，并通过低通滤波器得到相应的控制电压。
VCO根据控制电压的变化，调整自身的频率和相位，以保持与输入信号的同步。
三、锁相环的应用锁相环在许多领域中都有广泛的应用，以下列举几个典型的应用场景：1. 通信系统：锁相环可用于时钟恢复、频率合成、时钟同步等方面。
锁相环工作原理
锁相环工作原理锁相环（Phase-locked loop，简称PLL）是一种常见的电子电路，用于同步、稳定和调整信号的频率和相位。
它在通信系统、数字信号处理、时钟同步等领域中得到广泛应用。
本文将详细介绍锁相环的工作原理和基本组成部分。
一、锁相环的基本组成部分1. 相位比较器（Phase Comparator）：相位比较器是锁相环的核心部分，用于比较输入信号和反馈信号的相位差，并产生一个误差电压输出。
2. 低通滤波器（Low-pass Filter）：低通滤波器用于滤除相位比较器输出中的高频噪声，得到一个平滑的误差电压。
3. 电压控制振荡器（Voltage Controlled Oscillator，简称VCO）：VCO根据低通滤波器的输出电压来调整自身的频率，实现与输入信号的频率同步。
4. 分频器（Divider）：分频器用于将VCO输出的高频信号分频得到反馈信号，与输入信号进行相位比较。
二、锁相环的工作原理锁相环的工作原理可以分为三个主要阶段：捕获（Capture）、跟踪（Track）和保持（Hold）。
1. 捕获阶段：在这个阶段，输入信号与VCO输出的频率和相位存在较大差异。
相位比较器将输入信号和反馈信号进行相位比较，并产生一个误差电压。
低通滤波器将误差电压平滑后，作为VCO的控制电压，使VCO的输出频率逐渐接近输入信号的频率。
当VCO的输出频率与输入信号的频率相等时，进入跟踪阶段。
2. 跟踪阶段：在这个阶段，输入信号和VCO输出信号的频率和相位基本保持一致。
相位比较器仍然比较输入信号和反馈信号的相位差，但误差电压较小。
VCO的控制电压经过低通滤波器平滑后，微调VCO的频率，使其与输入信号保持同步。
3. 保持阶段：在这个阶段，输入信号和VCO输出信号的频率和相位保持稳定。
相位比较器的输出误差电压非常小，VCO的频率稳定。
锁相环可以通过反馈信号持续调整VCO的频率和相位，以保持与输入信号的同步。
锁相环的基本原理和应用
锁相环的基本原理和应用1. 什么是锁相环锁相环（Phase-Locked Loop，简称PLL）是一种电路模块，其基本原理是通过对输入信号和参考信号的相位进行比较和调节，以使输出信号与参考信号保持稳定的相位差。
锁相环广泛应用于通信、测量、频率合成等领域，因其能够实现信号调频、时钟控制等功能而备受关注。
2. 锁相环的基本结构锁相环由相位比较器（Phase Comparator）、环路滤波器（Loop Filter）、振荡器（VCO）和分频器（Divider）组成。
其基本结构如下所示：•相位比较器：相位比较器用于比较输入信号和参考信号的相位差，并产生一个与相位差成正比的控制电压。
•环路滤波器：环路滤波器用于平滑相位比较器输出的控制电压，并将其转换成稳定的直流电压。
•振荡器：振荡器根据环路滤波器输出的控制电压来调节其输出频率，使其与参考信号频率保持一致。
•分频器：分频器将振荡器输出的信号进行频率分频，以产生一个与参考信号频率一致且稳定的输出信号。
3. 锁相环的工作过程锁相环的工作过程可以分为四个阶段：捕获（Capture）、跟踪（Track）、保持（Hold）和丢失（Lose）四个阶段。
•捕获阶段：在捕获阶段，锁相环通过不断调节VCO的频率，使其与参考信号频率逐渐接近，并将相位差逐渐减小。
•跟踪阶段：当锁相环的输出频率与参考信号频率相等时，进入跟踪阶段。
在该阶段，VCO的频率和相位与输入信号保持一致。
•保持阶段：在保持阶段，锁相环维持着与输入信号相同的相位和频率。
任何相位和频率的变化都会通过反馈回路进行补偿。
•丢失阶段：如果输入信号的频率超出锁相环的捕获范围，锁相环无法跟踪该信号，进入丢失阶段。
在该阶段，锁相环输出的信号频率与输入信号频率不一致。
4. 锁相环的应用锁相环在各个领域有着广泛的应用，下面列举几个常见的应用：•频率合成器：锁相环可以将稳定的参考频率合成为其他频率，广泛用于通信、雷达、测量等领域。
锁相环原理
锁相环原理
锁相环（Phase-Locked Loop，简称PLL）是一种广泛应用于通信、电子设备中
的控制系统，它可以将输入信号的相位和频率锁定在特定的数值上。
锁相环由相位比较器、环路滤波器、控制电压发生器、振荡器等组成，通过这些部件的协同作用，实现了对输入信号的跟踪和控制。
下面我们将详细介绍锁相环的工作原理。
首先，锁相环的核心部件是相位比较器，它用来比较输入信号和反馈信号的相
位差，并输出一个误差信号。
这个误差信号随后被送入环路滤波器，滤波器起到平滑误差信号的作用，使得控制电压发生器的输出更加稳定。
控制电压发生器产生的电压信号会调节振荡器的频率，从而使得反馈信号的相位和频率与输入信号保持一致。
在锁相环运行过程中，当输入信号的频率发生变化时，相位比较器会检测到相
位差的变化，并产生相应的误差信号，通过环路滤波器和控制电压发生器的调节，最终使得振荡器的频率跟随输入信号的变化而变化，从而实现了频率的锁定。
同样，当输入信号的相位发生变化时，相位比较器也会产生误差信号，通过控制电压发生器调节振荡器的相位，实现相位的锁定。
除了频率和相位的锁定外，锁相环还具有频率合成、信号再生、时钟提取等功能。
通过合理设计锁相环的参数和部件，可以实现对不同频率、不同相位的信号进行跟踪和控制，从而满足各种通信和控制系统的需求。
总之，锁相环作为一种重要的控制系统，在现代通信、电子设备中得到了广泛
的应用。
它通过精密的相位比较和频率调节，实现了对输入信号的跟踪和锁定，为各种信号处理和控制提供了可靠的技术支持。
希望通过本文的介绍，读者对锁相环的工作原理有了更深入的了解。
锁相环及频率合成器的原理及电路设计方案介绍
锁相环及频率合成器的原理及电路设计方案介绍引言锁相环简称PLL,是实现相位自动控制的一门技术，早期是为了解决接收机的同步接收问题而开发的，后来应用在电视机的扫描电路中。
由于锁相技术的发展，该技术已逐渐应用到通信、导航、雷达、计算机到家用电器的各个领域。
自从20世纪70年代起，随着集成电路的发展，开始出现集成的锁相环器件、通用和专用集成单片锁相环，使锁相环逐渐变成一个低成本、使用简便的多功能器件。
如今，PLL技术主要应用在调制解调、频率合成、彩电色幅载波提取、雷达、FM立体声解码等各个领域。
随着数字技术的发展，还出现了各种数字PLL器件，它们在数字通信中的载波同步、位同步、相干解调等方面起着重要的作用。
随着现代电子技术的飞快发展，具有高稳定性和准确度的频率源已经成为科研生产的重要组成部分。
高性能的频率源可通过频率合成技术获得。
随着大规模集成电路的发展，锁相式频率合成技术占有越来越重要的地位。
由一个或几个高稳定度、高准确度的参考频率源通过数字锁相频率合成技术可获得高品质的离散频率源。
1 锁相环及频率合成器的原理1.1 锁相环原理PLL是一种反馈控制电路，其特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。
因PLL可以实现输出信号频率对输入信号频率的自动跟踪，所以PLL通常用于闭环跟踪电路。
PLL在工作的过程中，当输出信号的频率与输入信号的频率相同时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是PLL名称的由来。
PLL通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，PLL组成的原理框图如图1所示。
PLL中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控。
锁相环(PLL)的工作原理
锁相环(PLL)的工作原理1．锁相环的基本组成许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。
锁相环路是一种反馈控制电路，简称锁相环（PLL,Phase-Locked Loop）。
锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
锁相环通常由鉴相器（PD,Phase Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Controlled Oscillator）三部分组成，锁相环组成的原理框图如图8-4-1所示。
锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。
2．锁相环的工作原理锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。
鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：（8-4-1）（8-4-2）式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。
则模拟乘法器的输出电压u D为：用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。
即u C（t）为：（8-4-3）式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：即（8-4-4）则，瞬时相位差θd为:（8-4-5）对两边求微分，可得频差的关系式为（8-4-6）上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，u c（t）为恒定值。
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锁相环(PLL)电路存在于各种高频应用中，从简单的时钟净化电路到用于高性能无线电通信链路的本振(LO)，以及矢量网络分析仪(VNA)中的超快开关频率合成器。
本文将参考上述各种应用来介绍PLL电路的一些构建模块，以指导器件选择和每种不同应用内部的权衡考虑，这对新手和PLL专家均有帮助。
本文参考ADI公司的ADF4xxx和HMCxxx系列PLL和压控振荡器(VCO)，并使用ADIsimPLL（ADI公司内部PLL电路仿真器）来演示不同电路性能参数。
基本配置：时钟净化电路锁相环的最基本配置是将参考信号(FREF)的相位与可调反馈信号(RFIN)F0的相位进行比较，如图1所示。
图2中有一个在频域中工作的负反馈控制环路。
当比较结果处于稳态，即输出频率和相位与误差检测器的输入频率和相位匹配时，我们说PLL被锁定。
就本文而言，我们仅考虑ADI公司ADF4xxx系列PLL所实现的经典数字PLL架构。
该电路的第一个基本元件是鉴频鉴相器(PFD)。
PFD将输入到REFIN的频率和相位与反馈到RFIN的频率和相位进行比较。
ADF4002 是一款可配置为独立PFD（反馈分频器N = 1）的PLL。
因此，它可以与高质量压控晶体振荡器(VCXO)和窄低通滤波器一起使用，以净化高噪声REFIN 时钟。
鉴频鉴相器：图3中的鉴频鉴相器将+IN端的FREF输入与和-IN端的反馈信号进行比较。
它使用两个D型触发器和一个延迟元件。
一路Q输出使能正电流源，另一路Q输出使能负电流源。
这些电流源就是所谓电荷泵。
有关PFD操作的更多详细信息，请参阅"用于高频接收器和发射器的锁相环"。
使用这种架构，下面+IN端的输入频率高于-IN端（图4），电荷泵输出会推高电流，其在PLL低通滤波器中积分后，会使VCO调谐电压上升。
这样，-IN频率将随着VCO频率的提高而提高，两个PFD输入最终会收敛或锁定到相同频率（图5）。
如果-IN频率高于+IN频率，则发生相反的情况。
回到原先需要净化的高噪声时钟例子，时钟、自由运行VCXO和闭环PLL的相位噪声曲线可以在ADIsimPLL中建模。
从所示的ADIsimPLL曲线中可以看出，REFIN的高相位噪声（图6）由低通滤波器滤除。
由PLL的参考和PFD电路贡献的所有带内噪声都被低通滤波器滤除，只在环路带宽外（图8）留下低得多的VCXO噪声（图7）。
当输出频率等于输入频率时，PLL配置最简单。
这种PLL称为时钟净化PLL。
对于此类时钟净化应用，建议使用窄带宽(<1kHz)低通滤波器。
高频整数N分频架构为了产生一系列更高频率，应使用VCO，其调谐范围比VCXO更宽。
这常用于跳频或扩频跳频(FHSS)应用中。
在这种PLL中，输出是参考频率的很多倍。
压控振荡器含有可变调谐元件，例如变容二极管，其电容随输入电压而改变，形成一个可调谐振电路，从而可以产生一系列频率（图9）。
PLL可以被认为是该VCO的控制系统。
反馈分频器用于将VCO频率分频为PFD频率，从而允许PLL生成PFD频率倍数的输出频率。
分频器也可以用在参考路径中，这样就可以使用比PFD频率更高的参考频率。
ADI公司的 ADF4108 就是这样的PLL。
PLL计数器是电路中要考虑的第二个基本元件。
PLL的关键性能参数是相位噪声、频率合成过程中的多余副产物或杂散频率（简称杂散）。
对于整数N PLL分频，杂散频率由PFD频率产生。
来自电荷泵的漏电流会调制VCO的调谐端口。
低通滤波器可减轻这种影响，而且带宽越窄，对杂散频率的滤波越强。
理想单音信号没有噪声或额外杂散频率（图10），但在实际应用中，相位噪声像裙摆一样出现在载波边缘，如图11所示。
单边带相位噪声是指在距离载波的指定频率偏移处，1 Hz带宽内相对于载波的噪声功率。
整数N和小数N分频器在窄带应用中，通道间隔很窄（通常<5MHz），反馈计数器N很高。
通过使用双模P/P + 1预分频器，如图12所示，可以利用一个小电路获得高N值，并且N值可以利用公式N = PB + A来计算；以8/9预分频器和90的N值为例，计算可得B值为11，A值为2。
对于A或2个周期，双模预分频器将进行9分频。
对于剩余的(B-A)或9个周期，它将进行8分频，如表1所示。
预分频器一般利用较高频率电路技术设计，例如双极性射极耦合逻辑(ECL)电路，而A和B计数器可以接受这种较低频率的预分频器输出，它们可以利用低速CMOS电路制造，以减少电路面积和功耗。
像ADF4002这样的低频净化PLL省去了预分频器。
带内（PLL环路滤波器带宽内）相位噪声受N值直接影响，带内噪声增幅为20log(N)。
因此，对于N值很高的窄带应用，带内噪声主要由高N值决定。
利用小数N分频合成器（例如 ADF4159 或 HMC704），可以实现N值低得多但仍有精细分辨率的系统。
这样一来，带内相位噪声可以大大降低。
图13至图16说明了其实现原理。
在这些示例中，使用两个PLL来生成适合于5G系统本振(LO)的7.4 GHz至7.6 GHz频率，通道分辨率为1 MHz。
ADF4108以整数N分频配置使用（图13），HMC704以小数N分频配置使用。
HMC704（图14）可以使用50 MHz PFD频率，这会降低N值，从而降低带内噪声，同时仍然支持1 MHz（或更小）的频率步长——可注意到性能改善15 dB（在8 kHz偏移频率处）（图15与图16对比）。
但是，ADF4108必须使用1 MHz PFD才能实现相同的分辨率。
对于小数N分频PLL务必要小心，确保杂散不会降低系统性能。
对于HMC704之类的PLL，整数边界杂散（当N值的小数部分接近0或1时产生，例如147.98或148.02非常接近整数值148）最需要关注。
解决措施是对VCO输出到RF输入进行缓冲，以及/或者做精心的规划频率，改变REFIN以避免易发生问题的频率。
对于大多数PLL，带内噪声高度依赖于N值，也取决于PFD频率。
从带内相位噪声测量结果的平坦部分减去20log(N)和10log(FPFD)得到品质因数(FOM)。
选择PLL的常用指标是比较FOM。
影响带内噪声的另一个因素是1/f噪声，它取决于器件的输出频率。
FOM贡献和1/f噪声，再加上参考噪声，决定了PLL系统的带内噪声。
用于5G通信的窄带LO对于通信系统，从PLL角度来看，主要规格有误差矢量幅度(EVM)和VCO阻塞。
EVM在范围上与积分相位噪声类似，考虑的是一系列偏移上的噪声贡献。
对于前面列出的5G系统，积分限非常宽，从1 kHz开始持续到100 MHz。
EVM可被认为是理想调制信号相对于理想点的性能降幅百分比（图17）。
类似地，积分相位噪声将相对于载波的不同偏移处的噪声功率进行积分，表示通过配置可以计算EVM、积分相位噪声、均方根相位误差和抖动。
现代信号源分析仪也会包含这些数值（图18），只需按一下按钮即可得到。
随着调制方案中密度的增加，EVM变得非常重要。
对于16-QAM，根据ETSI规范3GPP TS 36.104，EVM最低要求为12.5%。
对于64-QAM，该要求为8%。
然而，由于EVM包括各种其他非理想参数（功率放大器失真和不需要的混频产物引起），因此积分噪声通常有单独的定义（以dBc为单位）。
VCO阻塞规范在需要考虑强发射存在的蜂窝系统中非常重要。
如果接收器信号很弱，并且VCO噪声太高，那么附近的发射器信号可能会向下混频，淹没目标信号（图19）。
图19演示了如果接收器VCO噪声很高，附近的发射器（相距800 kHz）以-25 dBm功率发射时，如何淹没-101 dBm的目标信号。
这些规范构成无线通信标准的一部分。
阻塞规范直接影响VCO的性能要求。
压控振荡器(VCO)我们的电路中需要考虑的下一个PLL电路元件是压控振荡器。
对于VCO，相位噪声、频率覆盖范围和功耗之间的权衡十分重要。
振荡器的品质因数(Q)越高，VCO相位噪声越低。
然而，较高Q电路的频率范围比较窄。
提高电源电压也会降低相位噪声。
在ADI公司的VCO系列中， HMC507 的覆盖范围为6650 MHz至7650 MHz，100 kHz时的VCO噪声约为-115 dBc/Hz。
相比之下， HMC586 覆盖了从4000 MHz 到8000 MHz的全部倍频程，但相位噪声较高，为-100 dBc/Hz。
为使这种VCO的相位噪声最小，一种策略是提高VCO调谐电压VTUNE的范围（可达20 V或更高）。
这会增加PLL电路的复杂性，因为大多数PLL电荷泵只能调谐到5 V，所以利用一个由运算放大器组成的有源滤波器来提高PLL电路的调谐电压。
多频段集成PLL和VCO另一种扩大频率覆盖范围而不恶化VCO相位噪声性能的策略是使用多频段VCO，其中重叠的频率范围用于覆盖一个倍频程的频率范围，较低频率可以利用VCO输出端的分频器产生。
ADF4356就是这种器件，它使用四个主VCO内核，每个内核有256个重叠频率范围。
该器件使用内部参考和反馈分频器来选择合适的VCO频段，此过程被称为VCO频段选择或自动校准。
多频段VCO的宽调谐范围使其适用于宽带仪器，可产生范围广泛的频率。
此外，39位小数N分辨率使其成为精密频率应用的理想选择。
在矢量网络分析仪等仪器中，超快开关速度至关重要。
这可以通过使用非常宽的低通滤波器带宽来实现，它能非常快地调谐到最终频率。
在这些应用中，通过使用查找表（针对每个频率直接写入频率值）可以绕过自动频率校准程序，也可以使用真正的单核宽带VCO，如HMC733 ，其复杂性更低。
对于锁相环电路，低通滤波器的带宽对系统建立时间有直接影响。
低通滤波器是我们电路中的最后一个元件。
如果建立时间至关重要，应将环路带宽增加到允许的最大带宽，以实现稳定锁定并满足相位噪声和杂散频率目标。
通信链路中的窄带要求意味着使用HMC507时，为使积分噪声最小（30 kHz至100 MHz之间），低通滤波器的最佳带宽约为207 kHz（图20）。
这会贡献大约-51 dBc的积分噪声，可在大约51μs内实现频率锁定，误差范围为1 kHz（图22）。
相比之下，宽带HMC586（覆盖4 GHz至8 GHz）以更接近300 kHz带宽的更宽带宽实现最佳均方根相位噪声（图21），积分噪声为-44 dBc。
但是，它在不到27μs的时间内实现相同精度的频率锁定（图23）。
正确的器件选择和周围电路设计对于实现应用的最佳结果至关重要。
低抖动时钟对于高速数模转换器(DAC)和高速模数转换器(ADC)，干净的低抖动采样时钟是必不可少的构建模块。
为使带内噪声最小，应选择较低的N值；但为使杂散噪声最小，最好选择整数N值。
时钟往往是固定频率，因此可以选择频率以确保REFIN频率恰好是输入频率的整数倍。