基于FPGA的直接数字频率合成器的设计
基于FPGA的直接数字频率合成器设计及仿真
个时 钟脉 冲 的作用 下继续 与频 率控 制字ｋ 相加 。
这 样 ．相位 累加 器将 在时钟 作用 下 ．不 断对频 率
控 制 字进行 线性 相位 累加 。 由此 可见 ．相位 累加
目前 各大 芯片 制造厂 商都 相继 推 出 了采 用 先
进 Ｃ Ｓ 艺 生产 的 高 性 能 和多 功 能 的Ｄ Ｓ 片 ＭＯ 工 Ｄ芯
避簖 辔
Ｖ１ ｏ ０Ｏ ． ． Ｎ２ １
Ｆｂ ｏ ８ ｅ ．２ ｏ
器 内 的波 形抽 样值 （ 二进 制 编码１经查 找表查 出 ． 从 而完 成相位 到 幅值 的转换 。波 形 存储 器 的输 出 送 到 Ｄ Ａ转 换器 后 ．Ｄ Ａ转换 器 便 可将 数 字 量 形 ／ ／
Ａ Ｅ Ｃ Ｘ系列 、Ｓｒｔ 系列 以及 Ｃ ｃｏ ｅ 。 ｔ ｉ ａｘ ｙｌｎ 等 Ｍａ＋ ｌｓ 是Ａ ｔ ａ 司提 供给 客 户 的一个 完 ｘ ｐｕｌ Ｉ ｌ ｒ公 ｅ 整 的Ｅ Ａ开 发 软件 ，可 完 成从 设 计 输 入 、编译 、 Ｄ
式 的波 形 幅值 转换 成所 要合 成 的频 率模 拟 量形 式 信 号 。系统 中 的低 通滤 波器 可用 于 滤除 不需 要 的 取 样分 量 ，以便 输 出频谱纯 净 的正弦波 信 号 。 Ｄ Ｓ 相 对 带 宽 、频 率 转 换 时 间 、高 分 辨 Ｄ在
力 、相 位连续 性 、正交 输 出 以及 集 成化 方 面 的一
器 在 每一个 时钟 脉 冲输 人 时 ．都 要把 频 率控 制字
累加一 次 。事实 上 ．相位 累加器 输 出的 数据 就是
（ 中应 用较 为广 泛 的是Ａ 公 司的Ａ ９ ５ 其 Ｄ Ｄ ８ Ｘ系列） ．
从 而为 电路设 计 者提 供 了多种 选择 。现 在 ．Ｄ Ｓ Ｄ
基于FPGA的两种DDS实现
基于FPGA的两种DDS实现直接数字频率合成（Direct Digital Synthesis，DDS）是一种基于数字信号处理的频率合成方法，通过将一个连续的幅度和相位可调的数字信号与一个时钟信号相乘，可以产生高精度的频率信号。
在FPGA（Field Programmable Gate Array）中，DDS可以通过数字逻辑实现。
本文将介绍两种基于FPGA的DDS实现方法。
LUT是FPGA中常用的存储组件，可以用于存储预先生成的数字信号样本。
基于LUT的DDS实现方法是将一个固定的正弦波样本表存储在LUT 中，然后通过改变LUT的读指针位置来产生不同频率的正弦波信号。
具体实现步骤如下：1)根据需要生成的信号频率，计算出每一个时钟周期对应的读指针步进量，即相位步进量。
2)初始化读指针位置为0，以时钟信号为基准，每一个时钟周期将读指针位置加上相位步进量。
3)将读指针位置作为索引，从LUT中读取相应的正弦波样本值。
4)将读取到的正弦波样本值输出为DDS的输出信号。
基于LUT的DDS实现有以下优点：-简单易于实现，适合低频率应用。
-输出信号的频率可精确控制，具有较高的频率精度。
-可以通过修改LUT中的正弦波表，实现不同幅度和相位的输出信号。
另一种常见的DDS实现方法是基于相位累加器。
相位累加器是一个用于存储和计算相位信息的寄存器，通过不断累加相位步进量来产生不同频率的输出信号。
具体实现步骤如下：1)根据需要生成的信号频率，计算出每一个时钟周期对应的相位步进量。
2)初始化相位累加器为0，在每一个时钟周期将相位步进量加到累加器中。
3)将相位累加器的高位作为正弦波LUT的读指针，将读取到的正弦波样本值输出为DDS的输出信号。
基于相位累加器的DDS实现有以下优点：-输出信号的频率可精确控制，具有较高的频率精度。
-可以通过修改相位步进量，实现不同频率的输出信号。
-相位累加器可以很容易地实现相位调制和频率调制等功能，具有较高的灵活性。
利用FPGA设计与实现直接数字频率合成器
１ Ｄ ］ 的工 作 原 理 Ｄ
Ｄ Ｆ 一 种可 把 一 系列 数 字 量 形 式 信 号 通 过 Ｄ Ｓ是 Ｄ Ｃ转换 成模 拟 信号 的合 成 技 术 。 Ｄ Ｆ Ａ Ｄ Ｓ的 主要 思 想 是从 相位 的概 念 出发 来 合 成 所 需 波 形 ， 核 心结 其
ｐ ｏ ｒ ｓｇｖ ｎ ｂ ｅ Ｍａ ｗｏｋ ｒ ｇａ ｉ ｉｅ ｙ ｔ ｔ ｒ ｓ ＭＡＴ ｍ ｈ ｈ ＬＡＢ ａ ｇ ａ ｅ． ｌ ｕｇ ｎ
基于FPGA的数字频率合成器设计与实现
相位 累加器是 典型 的反馈 电路 ， Ⅳ位全加 器 和 Ⅳ位 由
累加寄存 器级 联而 成 ， 对代 表频率 的二 进制 码进 行 累加运 算 Ｊ 。相位累加器 的位数 Ｎ＝３ 。可 以达 到较 高频率 分辨 ２ 率。该模块通过 Ｖ ｒｏ 语言编写 。仿真电路如图 ２所示 。 ｅｉ ｇ ｌ
第２ 期
贾伟伟 ， 基于 Ｆ Ｇ 等： Ｐ Ａ的数字频率合成 器设计的 Ｒ Ｍ三部 分组成 。其 中累加器进行 Ｄ Ｓ Ｏ Ｄ 相位调节 ， 出的结 果 ， 入 ３ 输 送 ２位 的 Ｄ触 发 器 ， 生 读取 产 Ｒ Ｍ 的地址信号 ， Ｏ 由于受 到 Ｒ Ｍ的限制 ， Ｏ 我们截 取高 １ Ｏ位
收稿 日期 ： １ 一ｌ ２ １ ２一ｌ ０ ２
本系统整体 电路 图如图 ４所示 ， 包括 累加器 、２位的 寄 ３
作 者简介 ： 贾伟伟 （９ １一 ） 男 ， １８ ， 山西临汾人 ， 硕士研究生 ， 助教 ， 究方向： 研 嵌入式及通信技 术。 李 美凤 （９ ２一 ） 女 ，山西忻州人 ，硕士研 究生 ， １８ ， 助教 ， 究方向： 研 电路 与 系统。
相位 累加器在基准 时钟的作 用下 ， 行线 性相位 累加 ， 进 当 Ｊ 位相位累加器 累加 Ⅳ次后 就会产 生一次 溢 出， ７ 、 ｒ 这样 就 完成 了一个周期 ， 这个周期 也就是 Ｄ Ｓ信号的频率周期 。 Ｄ
图 ３ 波形文件仿真图
２３ 系统整体模块及仿真图 ．
ＤＳ Ｄ 模块的输出频率 是系统工作频率／ 相位累加 ，
０ｐ ８ ４ ．ｐ ０ｏ ｓ Ｂ． ｓ ０９ｐ １０ｏｐ ２． ｓ １０Ｑｐ ６． ｓ
基于FPGA的频率合成器的实现
Ｄ Ｓ电 路 一 般 包 括 基 准 时 钟 、 率 累 加 器 、 位 累 加 器 、 度 ／ Ｄ 频 相 幅 相 能 的 要 求 合 理 选 择 Ｒ Ｍ。 ０ 位转 换 电路 、 ， 换 器 。频 率 累加 器 对 输 入 信 号 进 行 累 加运 算 ， 生 Ｄ Ａ转 产 为了解决 Ｒ Ｍ 受限的瓶颈 ， Ｏ 此设 计 采用 了 ＲＯ 压 缩 技 术 。 可 以 Ｍ 频率 控 制 数 据 。相 位 累加 器 由 Ｎ 位 全 加 器 和 Ｎ位 累 加 寄 存 器 级 联 而 将 ０ ２Ｔ 幅 度 值 ． ～叮的 只存 ０ ２的部 分 。 因为 正 弦 函 数 存 在 以 下 特性 ： ～ 成 ， 代 表 频 率 的 ２进 制 码 进 行 累加 运 算 ， 典 型 的 反 馈 电路 ， 生 累 对 是 产 ｓ （）ｓｎ叮 ｘ ｓ （ ＋） ｓ （￣－） ｉ ｘ＝ ｉ（— ） ｉ ｘ：一ｉ ２ ｘ ｎ Ｔ ＝一 ｎ 丌 ｎ 加结 果 。 幅 度／ 位 转 换 电 路 实 质 上 是 一 个 波 形 寄存 器 ，以 供 查 表 使 相 其中 ， 于区间 ０ｗ２ ｘ位 ～ ／ 。可见 其 他 部 分 均 可 以用 ０ ＂２的 部 分表 ～ｒ ｒ ／ 用 。 出 的数 据 送 入 ＤＡ 转 换 器 和 低 通 滤 波 器 。 Ｓ的优 点 是 易 于控 示 。这 样 可将 ＲＯ 的大 小 压 缩 到 原 来 的 １４ 实 现 时 ，＾２个 Ｒ Ｍ 单 读 ／ ＤＤ Ｍ ／。 ２１ Ｏ
【 摘 要 】 本文介绍 了直接数 字频率合成 器（ ） ＤＤＳ的原理 ， 并通过现场可编程 门阵列 Ｆ ＧＡ以查找表的方式予以实现 ２ Ｐ ４位 ＤＤＳ的方案。 相
对 于传 统 的 专 用 的数 字频 率 合 成 器 芯 片 ． 高性 能 的 Ｆ Ｇ 器件 设 计 符 合 自己 需要 的数 字频 率合 成 电路 具 有 方 便 的 控 制 方 式 和 快 速 的置 频 速 用 Ｐ Ａ
基于FPGA的低杂散直接数字频率合成器设计与实现
ｅｆ ｃｉ ｅ ｍｅｈ ｄ ｏ ｐ ｒｒ ｄ ｃｎ ｓ ｐ ｏ ｏ ｅ ． ｉ ｇ ｔ ｅ ｔ ｇ ｎ ｍｅ ｒ ｒ ｎ ｆｒ ｔ ｎ，ｈ ｏ Ｂ— ｉ ｉｈ ｗ ｒ ｆ ｔ ｔ ｏ ｆｓ ｕ ．ｅ ｕ ｉ ｇ ｗａ ｒ ｐ ｓ ｄ Ｕｓｎ ｈ ｒ ｏ ｏ ｔ ｃ ｔ ｓｏ ｍａ ｉ ｔ ｅ ｌｗ ｂ ｔ ｗｈ ｃ ｅ ｅ ｅ ｖ ｉ ｉ ａ ｏ ｓ
Ｄ Ｓ杂 散 来 源包 括 因 限 于 Ｒ Ｍ 的 容 量 ， Ｄ Ｏ 只
Ｄ Ｓ Ｄｒｃ Ｄｇａ Ｆｅｕ ｎｙＳｎ ｅｉ ｒ） Ｄ （ ｉ ｔ ｉ ｔ ｒｑｅ ｃ ｙ ｔ ｓ ｅｓ 直接频 ｅ ｉｌ ｈ ｚ
率合成 ， 以它精确 、 快速 频率转换 、 功耗 、 低 便于 集成等
优势 ， 已成 为变频捷 变本振 、 调频 电 台、 雷达 系统 、 数字 通信 、 意 波 形 发 生 器 等 多 个 领 域 的 重 要 技 术 。 任 Ｊ
ｗｉ ｅ ｆ ｒｌ ｏ ｕ ａ ｌ ｄ ｒ ｓ ｉ ｇ Ｔｈ ｄ ｏ ｋ— ｐ ｔｂ ｅ ａ ｄ ｅ ｓｎ ． ｅ ＤＤＳ ｗａ ｍｐ ｅ ｎ ｅ ｎ ｔ ｅ ＦＰＧＡ ｙ ｕｓｎ ｈ ｒｌｇ ｌｎ ｕ ｇ ｓａ ｄ ｓｇ ｏ ｓｉ ｌ ｍｅ ｔ ｄ ｉ ｈ ｂ ｉ ｇ ｔ ｅ Ｖｅ ｉｏ ａ ｇ ａ ｅ ａ ｅ ｉ ｎ
ｓ ｕ ｉｕ ｅ ｆｒ ｎ ｅ ｏ ｈ ｐｉ ｚ ｄ ＤＤＳ ｗａ ｍｐｒ ｖ ｄ ｔ ０ ｄ ｗｈ ｎ ｔ ｅ ｐ ａ ｅ ａ ｃ ｍｕ ａ ｏ ｓ３ ｔａ ｄ １ ｉ ｐ ｒｏ ｓ ｐ ｒｏ ｍａ ｃ ｆｔ ｅ ｏ ｔ ｍｉｅ ｓｉ ｏ ｅ ｏ ６ Ｂ， ｅ ｈ ｈ ｓ ｃ ｕ ｌ ｔｒｉ ２ ｂｉ ｎ ｂ ｔ ２
基于FPGA的DDS设计
摘 要 ： 用现 场 可编 程 门 阵 列 （ Ｐ 利 Ｆ ＧＡ） 计 并 实 现 直 接 数 字 频 率 合 成 器 （ 设 ＤＤＳ） 结合 ＤＤＳ的 结 构 和 原 理 ， 出 系统 设 。 给
计 方 法 ， 推 导 得 到 参 考 频 率 与输 出频 率 间的 关 系 、Ｄ Ｓ具 有 高稳 定度 ． 并 Ｄ 高分 辨 率 和 高 转换 速 度 ， 时利 用 Ａ ｔｒ 公 同 ｌ ａ ｅ
Ａｂ ｔａ ｔＴｈｓｄ ｓｇ ＳＳｆ ｌ ｌｇａ ｓｒ ｃ ： ｉ ｅ ｉｎ Ｕ （ ｅｄｐ’ ｒｍｍａ ｌ ａｅａｒｙ （ Ｐ ＇ｉ ｏ ｂｅｇ ｔ ｒａ Ｆ ＧＡ）ｏ ｒａｉｅｄｒｃ ｉｉ ｌｓｎｈ ｓｚｒ （ ｔ ｅｌ ｉ ｔｄｇｔ ｙ ｔｅｉｅｓ ＤＤＳ ．ｏ ｚ ｅ ａ ）Ｃ ｍｍｂｎｎ ｉｉｇ
Ｄｅ ｉ ｎ ｏ ｉ ｅ ｔｄｉ ｉａ ｙ ｔ ｓｚ ｒ ｂ ｓ ｄ ｏ ｓｇ ｆｄ ｒ ｃ ｇ ｔ ｌｓ ｎ ｈｅ ｉｅ ａ ｅ ｎ ＦＰＧＡ
Ｌ Ｏ ｉ— ａ Ｕ Ｊｅｂ ｎ．ＣＨＥ ＮＧ ａ ｇｗｅ Ｇｕ ｎ — ｉ
（ｃｏｌ ’ｌｃ ｏｉ Ｉ ｏｍ ｔ ｎＥ ｇｎｅｉｇ Ｘ ’ ｋ ｅｈ ｏ ｇ ａ Ｕ ｉ ｒｔ， ｉ帆 ７ ０ ３ ， ｈｎ ） Ｓ ｈｏ Ｅｅ ｔ ｎ ｎ ｒ ａｉ ｎｉｅｒ ， ｉ（ ｃｎ ｌ ｉ ｌ ｎ ｅｓｙ Ｘ ’ ｒ ｃ ｆ ｏ ｎ ＩＴ ｌ ｏｃ ｖ ｉ １０ ２ Ｃ ｉａ
ｔｅ ＤＤ Ｓ ｓｒ ｃｔ ｃ ａ ｄ ｐ ｎ ｉ ｌ ， ｓｅ ｅ ｉ ｎ ｍｅｈ ｄ ｒ ｉｅ ａ ｄ ｔ ｅ ｒ ｌ ｔ ｎ ｈ ｐ ｅｗｅ ｎ ｒ ｆ ｒ ｎ ｅ ｆｅ ｕ ｎ ｙ ａ ｄ ｈ Ｓ’ ［ ｌｔ ｒ ｎ ｒ ｃｐ ｅｓ ｔ ｍ ｄ ｓ ｔ ｏ ｓ ａ ｅ ｇｖ ｎ， ｎ ｈ ｅ ａｉ ｓ ｉ ｓｂ ｔ ｅ ｅ ｅ ｅ ｃ ｒ ｑ ｅ ｃ ｎ ｔ ｌ ｉ ｙ ｇ ｏ ｏ ｔ ｕ ｒｑ Ｃｌｙ ａ＇ ｄ ｄ ｃ ｄ Ｄ ａ ｉｈ ｓａ ｉ ｔ ｈｇ ｅ ｏｕ ｉｎ ａ ｄ ｈ ｇ ｏ ｖ ｒ ｉｎ ｓ ｅ ｄ， ｓｎ ｔｒ ｏ ｏ ｔ ｕ ｐ ｔｆｅ Ｕ Ｉ ｌ ｅ ｕ ｅ ． ＤＳ ｈ ｓ ａ ｈ ｇ ｔｂ ｌ ｙ， ｉｈ ｒ ｓ ｌｔ ｎ ｉ ｈ ｃ ｎ ｅ ｓｏ ｐ ｅ ｕ ｉ ｇ Ａｌ ａ Ｎｉｓ ｓ ｆ ｃ ｅ ｉ ｏ ｅ — Ｃ ｒ ｅ ｓｔ ｔ ｉ ｌｙ ｈ ｕ ｐ ｔ ｒ ｑ ｅ ｃ ， ｉｈ ｉ ｖ ｒ ｏ ｖ ｎ ｅ ｔａ ｄ ｈ ｓａ ｈ ｇ ｅ ｅ ｒ ｅ ｏ ｔｇ ａ ｉｎ Ｏ ｅ ｓ ｔ ｉ ａｌ ｄ ｓ ａ ｓ ｔ ｅｏ ｔ ｕ ｅ ｕ ｎ ｙ ｗｈ ｃ ｓ ｅ ｙ ｃ ｎ ｅ ｉｎ ， ｎ ａ ｉ ｈ ｒｄ ｇ ｅ ｆ ｎ ｅ ｒ ｔ ． ｐ ｄ ｐ ｆ ｉ ｏ
基于FPGA直接数字频率合成器DDS的设计
量， 相位增加量 的大ｄ Ｅ频率控制字确定 。信号波形 的数据 表包 含待 ， ｈ 产生信号一个周期 的幅度一相位信息 。 从数据表中读出相位累加器输 出相位信号值对应 的幅度 数据 ．通过 Ｄ Ｃ 该数据转换成所需 的模 Ａ 将 拟信号波形输 出。相位累加器 的相位 累加 为循 环迭加 ． 这样使得输 出 信号 的相位是 连续的 直接数字合 成器 Ｄ Ｓ Ｄ 就是 根据上述原理 而设 计的数字控制频率合成器
ｋ ｙ ｐ ｒ ｆｔ ｕ ｌａ ｅ ａｔｏ ｈｅｎ ｃｅ ｒＤＤＳ ，ＤＤＳ ｄ ｓｇ ｅ ｕ ｌａ ，ｂ ｈ ｈ ｓ ｃ ｕ ｌｔｒａ ｄ ｔｅ ｗａ ｅｏｌ ａａｔｂｅ ｔａ ａ ｅ ｒｔ ｂｔａｙｗａ ｅｏｉ Ｏ ｅ ｉｎ ｄ ｎ ｃｅ ｒ ｙ ｔ ｅｐ ａ ｅ ａ ｃ ｍｕａｏ ｎ ｈ ｖ ｆＹｎ ｄ ｔ ａ ｌ ｈ ｔｃ ｎ ｇｎｅａｅａ ｉｒｒ ｖ ｆｒｌｔ ｒ Ｔ
生任意波形。Ｆ Ｇ Ｐ Ａ器件 作为 系统控制 的核 心 ， 其灵活的现 场可更改性 ， 可再配置能力 ， 系统的各种改进非常方便 ， 对 在不更改硬件 电路的基础 上进一步提 高系统的性能 【 关键词 】 直接数字频率合成 ； 相位 累加器 ；Ｐ Ａ ＦＧ
Ｄｉ ｅ ｔＤｉ ｉ ｅ ｕ ｎｃ ｙ ｔ ｅ ｓｇ Ｂｅ ｓ ｄ ｏ ｒ ｃ ｇ ｔ Ｆｒ ｑ ｅ ｙ Ｓ ｎ ｈ ￣ｓ Ｄｅ ｉ ｎ ａ ｅ ｎ ＦＰＧＡ ａｌ
Ｆ ＰＧＡ ｅ ｉｅａ ｈ ｏ ｅｓｓｅ ｃ ｎｒ １Ｔａ ｌｏｆｒｈ ｒｉ ｒｖ ｈ ｅｆｒ ｎ ｅ ｏ ｅｓ ｓｅ ｄ ｖｃ ｓｔｅｃ ｒ ｙｔｍ ｏ ｔｏ． ｎａｓ ｕ ｔｅ ｍｐ ｏ ｅｔｅｐ ｒｏｍａ ｃ ｆｔ ｙ ｔｍ． ｈ
【 ｅ ｏｄ］ ｉｃｄｇａＦｅｕｎｙ ｙｔｅｓＦ Ｇ Ｐａｅ ｃｕ ｕ ｔ Ｋ ｙｗ ｒｓＤｒ ｔ ｉｔ ｒｑｅｃ ｎ ｓ ；Ｐ Ａ；ｈｓ ａｃｍ ｌｏ ｅ ｉｌ ｓ ｈｉ ａｒ
基于FPGA的DDS直接数字频率合成器设计与实现
图 ５
期只采样 ２点，难 以保证输出精度 。为了保证输 出精度 ，规 定最低每 周期采样 ８ 点，此时 Ｋ ２／ ＝ ２ ，则 ：ｆ ＝ ＝ ８ １８ … Ｋ×
ｆ／ １ ． ２ Ｈ ｃ２＝ ６ ５ Ｍ ｚ ５
（ ）最 小步长的正弦波 （ ６ １ 图 ）
频 率 控 制 字 ： ００ ０ ０ ０ ００００１ 相 位 控 制 字 ： ００ ０ ０ ０ ０００００
ｒ — Ｖ ｖ＼ １ ／ 厂 八 八八 ／ ／ ＾厂 ｒ ｕ 厂 九 ＼ ＾＼ 、
图７
仿 真测得正弦波频率为：２ ２ ． ８ ８ ７ ｓ２ ．６ ｓ ／（ ０ ３ ７６ ｕ 一 ０ ２ ｕ ）≈ １． ４ ３ Ｈ ，与计算参 数相 近，误差来 自于仿真测量时的显 ５ ６ １Ｍ ｚ
２ 波形存储 ．
本设计 中波形存储 为连续存储 ，对正 弦波进行采样 利用 Ｏ ａ ｔｓ制造 一个 Ｒ Ｍ ，进 行 查值 操 作 ， 波 形 的 存 储 方 法 ｕｒ ｕ Ｏ表 在 上可 以有两种 方案 ，一个是对正弦波从 ０到 ２ 进行采样 ，在 兀 这 次 设计 和 以上 的 参 数 选 取 上 均 基 于 这 种 方 案 ，这 个 方 案 的
示 误差 。
正弦波幅值的获得 ，可通过 Ｃ语言编程得到，将 Ｃ程序
所 得 结 果 导 出 到一 个 文 件 中 便 可 得 到 正 弦波 幅 值 。 ３ 系 统 设计 ． 由波 形 存 储 模 式 ，设 计 系统 模 型 框 图 ４ ：
（ ）最 大 步 长 的 正 弦波 （ ７ ２ 图 ） 频 率 控 制 字 ： ０ １０ ０ ０ ０００００ 相 位 控 制 字 ：０ ０ ０ ０ ０ ０ ０ ０ ００
优 点 是 实现 简 单 ，思 路 清 晰 ；另一 种 方 案 是 对 正 弦波 从 ０到
基于FPGA芯片频率合成器设计
基于FPGA芯片的频率合成器设计摘要：本文结合直接数字频率合成（dds）技术的基本原理及工作特点，给出了利用fpga芯片设计快速跳频频率合成器的方法。
关键词：跳频相位 dds fpga 频率合成跳频通信因其具有抗干扰、抗截获的能力，并能做到频谱资源共享，在当前抗干扰通信系统中被广泛应用。
跳频通信系统的一项重要参数是频率的跳变速度。
它在很大程度上决定了跳频通信系统抗跟踪式干扰的能力，这一点在电子对抗中尤为重要。
因此，快速跳频频率合成器的设计就成为跳频通信的关键之一。
目前频率合成主有三种方法：直接模拟合成法、锁相环合成法和直接数字合成法。
直接模拟合成法频率转换时间快（小于100ns），但是体积大、功耗大，目前已基本不被采用。
锁相环合成法结构简化、便于集成，且频谱纯度高，目前使用比较广泛，但存在高分辨率和快转换速度之间的矛盾，一般只能用于大步进频率合成技术中。
直接数字合成（dds）是近年来迅速发展起来的一种新的频率合成方法。
这种方法简单可靠、控制方便，且具有很高的频率分辨率和转换速度，非常适合快速跳频通信的要求。
本文阐述了dds的基本原理，并给出一种基于fpga芯片的直接数字频率合成器的设计方案。
一、dds的基本原理及特点1、基本原理直接数字频率合成是采用数字化技术，通过控制相位的变化速度，直接产生各种不同频率信号的一种频率合成方法。
它由相位累加器、波形存储器、d/a转换器等组成。
参考时钟fr由一个稳定的晶体振荡器产生，用它来同步整个合成器的各个组成部分。
相位累加器由n位加法器与n位相位寄存器级联构成，类似于一个简单的加法器。
每来一个时钟脉冲，加法器就将频率控制字k与相位寄存器输出的累加相位数据相加，然后把相加后的结果送至相位累加器的数据输入端。
相位寄存器就将加法器在上一时钟作用后产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟的作用下继续将相位数据与频率控制字相加。
这样，相位累加器在参考时钟的作用下进行线性相位累加。
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第
27卷第6期增刊 2006年6月
仪 器 仪 表 学 报
Chinese Journal of Scientific Instrument
Vol.27No.6
J une.2006
基于FPGA 的直接数字频率合成器的设计
董国伟 李秋明 赵强 顾德英 汪晋宽
(东北大学秦皇岛分校 秦皇岛 066004)
摘 要 本文介绍了直接数字频率合成器(DDS )的基本组成及设计原理,给出了基于FP GA 的具体设计方案及编程实现方法。
仿真结果表明,该设计简单合理,使用灵活方便,具有良好的性价比。
关键词 直接数字频率合成器(DDS )FP GA 性价比
Design of direct digital frequency synthesizer based on FPGA
Dong Guowei Li Qiuming Zhao Qiang Gu Deying Wang Jinkuan
(N ortheastern Universit y at Qinhuang dao ,Qinhuang dao 066004,China )
Abstract The struct ure and principles of Direct Digital Frequency Synt hesizer is introduced.Also a detailed design and t he met hod of program realization based on FP GA are introduced.The result of simulation shows t hat t he design is simple and feasible ,convenient and flexible.Ratio for quality to price is high.K ey w ords direct digital frequency synt hesizer (DDS ) FP GA quality to price
1 引 言
直接数字频率合成器(简称DDS )是一种将直接合成所需波形的新的频率合成器,它具有频率分辨率高、相对带宽宽、转换速度快及相位噪声低的优点。
在一些需要频率分辨率高、相位噪声低、带宽宽的应用场合,尤其是雷达系统中的频率合成及宽带信号产生,
DDS 技术具有其它频率合成方法无法比拟的优势,是
一种目前应用很广的技术。
FP GA ,即现场可编程门阵列。
ACEX 是Altera
专门为通信(如xDSL 调制解调器、路由器等)、音频处理及其他一些场合的应用而推出的芯片系列。
本文基于DDS 的基本原理,使用Altera 公司的FP GA 芯片
ACEX1K 系列器件完成了一个DDS 系统的设计。
通
过仿真表明,该设计简单合理,使用灵活方便,具有良好的性价比。
2 DDS 的工作原理及组成
DDS 包含相位累加器、波形存储器、数模转换器、
低通滤波器和参考时钟五部分。
在参考时钟的控制
下,相位累加器对频率控制字K 进行线性累加,得到
的相位码,并对波形存储器寻址,使之输出相应的幅度码,经过数模转换器得到对应的阶梯波,最后经低通滤波器得到连续变化的所需频率的波形。
相位累加器实际上是一个计数器,它累计了每一个参考时钟T c 内的频率控制码K ,导致相位累加器的不同相位增量,这样从ROM 输出的正弦波的频率不同,ROM 输出的D 位二进制数送到DAC 进行D/A 转换,得到量化的阶梯形正弦波输出,最后经低通滤波器滤除高频分量,平滑后得到模拟的正弦波信号。
波形存储器主要完成信号的相位序列到幅度序列的转换。
DDS 输出信号的频率与时钟频率以及频率控制字的关系如式(1)
所示。
图1 DOS 原理图示意图
F out =K ×F c /2
N
(1)
其中,F out 为DDS 输出信号的频率,K 为频率控制
878 仪 器 仪 表 学 报第27卷
字,F c 为时钟频率,N 为相位累加器的位数。
由(1)式可知,当参考时钟确定后,DDS 的频率分辨率由相位累加器的字长决定。
理论上讲,只要相位累加器的字长N 足够大,就可以得到足够高的频率分辨率。
当K =1时,DDS 产生的最低频率,称为频率分辨率,即
F min =F c /2
N
(2)
DDS 输出频率下限对应与频率控制字为K =0时
的情况,F out =0即可以输出直流。
根据Nyquist 定理,从理论上讲,DDS 的输出频率上限为F c /2,但由于低通滤波器的非理想过度特性及高端信号频率谱恶化的限制,DDS 输出的频率上限为
F max =2×F c /5(3)
因此,可得到DDS 的输出频率范围一般是0～
2F c /5。
3 DDS 硬件电路的设计
3.1 设计的功能和指标
1.频率、相位可调的正弦波。
2.相位累加器字长32位,频率控制字长32位,相
位控制字长13位,用于寻址ROM 的相位累加器输出为13位,ROM 的数据输出字长为10位。
3.基准频率F c =100M Hz 。
3.2 相位累加器的设计
在利用FP GA 设计DDS 电路时,累加器是决定
DDS 性能的关键部分。
相位累加器设计的好坏将直
接影响到整个系统的速度,采用流水线技术能大幅度地提升速度。
在本设计,中累加器采用了6级流水线结构,如图2所示。
图2 32位累加器的6级流水线结构
输入数据K 准备好之后,使能EN ,通过控制电路
CON ,在统一时钟下降沿的作用下,依次循环输出WR0、WR1、WR2、WR3、WR4、WR5、WR0。
当输出WR0时,6位输入数据K5～0写入第一级流水线的D6缓冲模块,在统一时钟上升沿的作用下,通过累加
器模块PA 进行累加。
同理,当输出WR1时,6位输入数据K11～6写入第二级流水线的D6缓冲模块,在统一时钟上升沿的作用下,通过累加器模块PA 进行累加,依次循环进行。
当然,加法器的设计也用流水线结构,跟相位累加器的设计不同,因为它是一个开环系统,只需在每一级流水线上加上前置和后续寄存器即可。
3.3 波形存储器的设计
波形存储器的作用是通过查表,把相位序列转化幅值序列。
因此,它里面存储的是一个周期的正弦(余弦)波的幅值码。
由于波形存储器设计主要考虑的问题是其容量的大小,如果把相位累加器的32位输出都用来寻址的话,那么存储器要有非常大的容量,一般的器件根本就无法满足要求。
因此我们用相位序列的高13位去寻址,低19舍去。
尽管如此存储器的容量还是很大,为了节省存储空间,我们在存储器中只存了1/4周期(第一象限)的波形数据。
用原来13位的低11位去寻址,次高位和最高位对波形存储器的输入地址和输出数据进行控制如表1所示。
表1 高两位与正弦波所在象限的对应关系表
最高位
次高位
正弦波的范围00第一象限01第二象限10第三象限1
1
第四象限
设计完成后的原理图为图3
所示。
图3 DDS 电路的原理图
第6期增刊基于FP GA 的直接数字频率合成器的设计879
4 DDS 的编程实现
4.1 DDS 的模块结构
该设计是用V HDL 语言来实现的,其模块结构如图4
所示。
图4 用V HDL 语言实现的DDS 模块结构图
4.2 调试和实验数据整理
本次设计采用了自上向下、分层的模块化设计。
在调试时,也是对各个模块分别进行调试。
然后,再进行综合配置。
以下是一些实验数据和在Matlab 中产生的仿真波形。
相位控制字phase_in[12..0]的值与相应的相移情况如表2所示。
表2 相位控制字与移相的对应关系表
相位控制字
相移情况0000标准正弦波07FF 左移90度1000左移180度17FF
左移270度
由图5可以看出,仿真波形有很多毛刺,因此必须通过低通滤波器进行滤波。
然后才能得到平滑的正
弦波。
a
标准的正弦波
b 左移90°的正弦波
图5 在matlab 下的仿真波形
5 结束语
DDS 具有极高的频率分辨率和稳定性,输出频率
相对带宽很宽,极短的频率转换时间,任意波形输出能力,数字调制功能等特点。
但同时也存在一些不足,如上限频率还不能做的太高,杂散抑制差等。
参考文献
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设计[M ].北京:电子工业出版社,2004.
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