(VHDL实验报告)出租车计费器的设计
基于VHDL的计程车计价器设计
目录摘要 ......................................................................................................................................错误！未定义书签。
ABSTRACT ............................................................................................................................错误！未定义书签。
目录 (I)前言 ........................................................................................................................................错误！未定义书签。
第一章概述 ............................................................................................................................错误！未定义书签。
第一节设计背景 ........................................................................................................... 错误！未定义书签。
第二节EDA发展概况.................................................................................................. 错误！未定义书签。
基于VHDL语言的出租车计价器的设计
汽车计价器是乘客与司机双方的交易准则，它是出租车行业发展的重要标志，是出租车最重要的工具。
它关系着双方的利益。
具有良好的性能的计价器无疑是对广大出租车司机朋友还是乘客来说都是很重要的。
因此，汽车计价器的研究也是十分有应用价值的。
随着生活水平的提高，人们已不再满足于衣食住的享受，出行的舒适已受到越来越多人的关注。
于是，出租车行业以低价高质的服务给人们带来了出行的享受。
但是总存在着买卖纠纷困扰着行业的发展。
而在出租车行业中解决这一矛盾的最好方法就是改良计价器。
用更加精良的计价器来为乘客提供更加方便快捷的服务。
我国在70年代开始出现出租车，但那时的计费系统大都是国外进口的，不但不不够准确，而且价格还十分昂贵。
随着改革开放的日益深入，出租车行业的发展势头已十分突出，国内各机械厂纷纷推出国产计价器。
刚开始出租车计价器的功能从刚才开始的只显示路程，到能够自主计费，以及现在能够打印发票和语音提示、按时间自主变动单价等功能。
随着旅游业的发展，出租车行业已成为城市的窗口，象征着一个城市的文明程度。
本设计就是采用VHDL硬件描述语言作为设计手段，采用自顶向下的设计思路，得到出租车计价系统的硬件结构，通过Quartus II 7.2软件下进行设计、仿真，再在EDA试验箱进行硬件仿真，使各项指标符合设计要求，具有一定的实用性。
虽然以前有基于数字电路、单片机进行的出租车计价器的设计，但用数字电路设计的整体电路规模较大，所用的器件较多，造成故障率高，导致计价器不够准确；而基于单片机的设计，虽然开发成本降低，但其外围电路较多，而且调试复杂，抗干扰能力差，从而也导致计价器不够准确。
而基于VHDL语言的FPGA 芯片稳定性好，抗干扰能力强，外围电路少，执行速度快，适合像出租车计价器的这种较复杂的电路设计。
2.1 设计要求设计一种出租车计价器，计费标准如下：（1）起步价8.00元，起步公里为3公里；（2）超过三公里，每公里按1.00元收费；（3）单程行驶里程超过20公里。
VHDL语言的出租车计费器设计说明
用VHDL语言设计出租车计价器1个报价近年来，出租车行业发展迅速。
全国有数千家出租车公司，出租车计价器市场巨大。
随着电子科学技术的不断发展，特别是集成电路的飞速发展，电子设计自动化已经成为主要的设计手段。
随着EDA技术的蓬勃发展和FPGA等数字可编程器件的出现，数字出租车计价器的设计变得更加简单，性能更加稳定，可以实现更加复杂的功能。
此外，利用EDA软件可以方便地在计算机上实现设计和仿真。
本设计基于VHDL(FPGA)语言，是电子设计领域最具活力和前景的技术，未来必将取代一些过时的数字元件。
1.1课程设计的目的随着电子技术的不断发展和进步，集成电路的设计方法也在不断更新。
今天，传统的手工设计过程已经被先进的电子设计自动化(EDA)工具所取代。
只有基于硬件描述语言和逻辑综合的子项下的电路设计方法，才能满足集成电路系统设计日益复杂的要求，缩短设计周期，满足集成电路系统设计日益迫切的要求。
在这种情况下，传统的出租车计价器的设计方法已经跟不上现在的节奏，过去的出租车计价器的功能也远远不能满足实际需要。
以往出租车计价器的不稳定和功能短是大家开始寻找功能更强大、性能更稳定、价格更低廉的新型出租车计价器的缺点。
大规模可编程逻辑器件和VHDL硬件描述语言的出现使这一切成为可能。
本设计的研究目标和意义是使用价格低廉、性能稳定、价格低廉、扩展性强的出租车计价器，满足当前出租车市场的需求，从而解决当前出租车计价器存在的一系列问题。
1.2课程设计要求1.它可以实现充电功能。
收费标准为:按里程收费，起步费10.00元，车库3公里后再按2元/公里收费。
计价器收费或超过一定收费(如20元)时，每公里收取车费的50%，车停止收费。
2.实现预设功能:可以预设起步费，每公里收费，车行里程。
3.实现模拟功能:可以模拟汽车的启动、停止、暂停、速度等状态。
4.设计一个动态扫描电路:用两位小数显示票价。
5.用VHDL语言设计一个满足上述功能要求的出租车计价器，并用层次化设计方法设计电路。
基于VHDL_的出租车计费器的设计
基于VHDL 的出租车计费器的设计目前以硬件描述语言（Verilog 或VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至FPGA 上进行测试，是现代IC 设计验证的技术主流。
这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。
在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。
系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。
一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。
本设计是一种采用FPGA芯片进行出租车计费器，主要分为分频模块、计量模块、计费模块、控制模块等模块，利用FPGA的可编程性，简洁又多变的设计方法，缩短了研发周期。
主要采用了FPGA芯片，使用VHDL语言进行编程，使其具有了更强的移植性，更加利于产品的升级。
一、设计任务与要求（1）、能够实现计费功能费用的计算是按行驶里程收费，设出租车的起步价是5.00元，当里程小于3km里时，按起步价收费；当里程大于3km时每公里按1.3元计费。
等待累计时间超过2min，按每分钟1.5元计费。
所以总费用按下式计算：总费用=起步价+（里程-3km）*里程单价+等候时间*等候单价（2）、能够实现显示功能●显示汽车行驶里程：用四位数字显示，显示方式为“XXXX”，单价为km。
计程范围为0~99km，计程分辨率为1km。
●显示等候时间：用两位数字显示分钟，显示方式为“XX”。
计时范围为0~59min，计时分辨率为1min。
●显示总费用：用四位数字显示，显示方式为“XXX.X”，单位为元。
计价范围为999.9元，计价分辨率为0.1元。
二、设计原理根据设计要求，系统的输入信号clk，计价开始信号Start，等待信号Stop，里程脉冲信号fin。
基于VHDL语言的出租车计价器
（基于VHDL语言）出租车计价器自己做的大作业经过测试完全通过，不过里面的时间脉冲以及里程脉冲的时钟信号都比较难搞，不过可以修改其中的值来满足你们提供的时钟脉冲题目要求：（1）行程3公里内（包括3公里），且等待累计时间2分钟内（包括2分钟），起步费为10元；（2）3公里外（不包括3公里）以每公里2元，等待累计时间2分钟外（不包括2分钟）以每分钟以1.0元计费；（3）能显示行驶公里数、等待累计时间和最后的总费用；（4）本计费器的显示范围为0～99元，计价分辨率为1元；计程器显示范围为0～99公里，分辨率为1公里；计时器的显示范围是分钟的显示范围是0—99,分辨率为1分钟。
秒的显示范围是0—59。
分辨率为1秒本出租车计价器的设计共分4个模块：判断模块、时间模块、里程模块、计费模块。
总的设计图如图1所示：计价开始控制判断模块library ieee;use ieee.std_logic_1164.all;--entity judge isport(sclk,sta,lclk: in std_logic;dge: out std_logic);end;architecture beh of judge isbeginprocess(sta,lclk,sclk)variable a: integer range 0 to 64;beginif sta='1' thenif lclk'event and lclk='1' thena:=a+1;end if;if sclk'event and sclk='1' thenif a=0 thendge<='0';--shijian processelsedge<='1';--licheng processend if;end if;if sclk='1' thena:=0;end if;elsedge<='Z';end if;end process;end;时间模块library ieee;use ieee.std_logic_1164.all;--entity time_count isport(sta,sclk,dge: in std_logic;t_count: out std_logic;minge: out integer range 0 to 10;minshi: out integer range 0 to 10); end;--architecture beh of time_count is beginprocess(sta,sclk,dge)variable count: integer range 0 to 60; variable ge: integer range 0 to 10; variable shi: integer range 0 to 10; variable t_c: std_logic;beginif sta='1' thenif dge='0' thenif sclk'event and sclk='1' then count:=count+1;if count=1 thent_c:='0';end if;if count=60 thencount:=0;ge:=ge+1;if ge>2 thent_c:='1';elsif ge>0 thent_c:='1';end if;if ge=10 thenge:=0;shi:=shi+1;if shi=10 thenshi:=0;end if;end if;end if;end if;end if;elsege:=0;shi:=0;t_c:='0';end if;minge<=ge;minshi<=shi;t_count<=t_c;end process;end;里程模块library ieee;use ieee.std_logic_1164.all; --entity time_count isport(sta,sclk,dge: in std_logic;t_count: out std_logic;minge: out integer range 0 to 10;minshi: out integer range 0 to 10); end;--architecture beh of time_count is beginprocess(sta,sclk,dge)variable count: integer range 0 to 60; variable ge: integer range 0 to 10; variable shi: integer range 0 to 10; variable t_c: std_logic;beginif sta='1' thenif dge='0' thenif sclk'event and sclk='1' then count:=count+1;if count=1 thent_c:='0';end if;if count=60 thencount:=0;ge:=ge+1;if ge>2 thent_c:='1';elsif ge>0 thent_c:='1';end if;if ge=10 thenge:=0;shi:=shi+1;if shi=10 thenshi:=0;end if;end if;end if;end if;end if;elsege:=0;shi:=0;t_c:='0';end if;minge<=ge;minshi<=shi;t_count<=t_c;end process;end;计费模块library ieee;use ieee.std_logic_1164.all;--entity price_count isport(sta,t_count,d_count: in std_logic;mge,mshi: out integer range 0 to 10); end;--architecture beh of price_count issignal t_ge,t_shi: integer range 0 to 10; signal d_ge,d_shi: integer range 0 to 10; begin--process(sta,t_count)variable tshi: integer range 0 to 10:=1; variable tge: integer range 0 to 10;beginif sta='1' thenif t_count'event and t_count='1' then tge:=tge+1;if tge=10 thentge:=0;tshi:=tshi+1;if tshi=10 thentshi:=0;end if;end if;end if;elsetge:=0;tshi:=1;end if;t_ge<=tge;t_shi<=tshi;end process;--process(sta,d_count)variable dge,dshi: integer range 0 to 10; beginif sta='1' thenif d_count'event and d_count='1' then dge:=dge+2;if dge=10 thendge:=0;dshi:=dshi+1;if dshi=10 thendshi:=0;end if;end if;end if;elsedge:=0;dshi:=0;end if;d_ge<=dge;d_shi<=dshi;end process;--process(d_ge,d_shi,t_ge,t_shi) variable cge: integer range 0 to 1; variable ge,shi:integer range 0 to 10; beginge:=d_ge+t_ge;if ge>=10 thenge:=ge-10;cge:=1;elsecge:=0;end if;shi:=d_shi+t_shi+cge;mge<=ge;mshi<=shi;end process;end;显示模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity display isport(CLK:in std_logic;sminge,sminshi: in integer range 0 to 10;skmge,skmshi: in integer range 0 to 10;smge,smshi: in integer range 0 to 10;weixuan:OUT std_logic_vector(2 downto 0);seg:out std_logic_vector(7 downto 0)); end;architecture one of display issignal cnt1:std_logic_vector(22 downto 0);signal S:std_logic_vector(2 downto 0);signal sel:std_logic_vector(2 downto 0);beginprocess(CLK)beginif CLK'event and CLK='1' THEN cnt1<=cnt1+1;end if;END PROCESS;S<=cnt1(5 downto 3);--300hzsel<="000" when S="000" else"001" when S="001" else"010" when S="010" else"011" when S="011" else"100" when S="100" else"101" when S="101" else"110" when S="110" else"111" when S="111" else"ZZZ";weixuan<=sel;process(sel,sminshi,sminge,skmshi,skmge,smshi,smge) variable num:integer range 0 to 10;begincase sel ISwhen"000"=>num:=sminge;when"001"=>num:=sminshi;when"011"=>num:=skmge;when"100"=>num:=skmshi;when"110"=>num:=smge;when"111"=>num:=smshi;when others=>num:=0;end case;case num ISwhen 0=>seg<="00111111";when 1=>seg<="00000110";when 2=>seg<="01011011";when 3=>seg<="01001111";when 4=>seg<="01100110";when 5=>seg<="01101101";when 6=>seg<="01111101";when 7=>seg<="00000111";when 8=>seg<="01111111";when 9=>seg<="01101111";when others=>seg<="00000000";end case;end process;end one;元件例化模块library ieee;use ieee.std_logic_1164.all;--entity comp isport(sclk,lclk,sta,dclk: in std_logic;weixuan:OUT std_logic_vector(2 downto 0);seg:out std_logic_vector(7 downto 0)); end;--architecture beh of comp is--component judge isport(sclk,sta,lclk: in std_logic;dge: out std_logic);end component;--component time_count isport(sta,sclk,dge: in std_logic;t_count: out std_logic;minge: out integer range 0 to 10;minshi: out integer range 0 to 10);end component;--component distance_count isport( sta,lclk,dge: in std_logic;kmge,kmshi: out integer range 0 to 10;d_count: out std_logic);end component;--component price_count isport(sta,t_count,d_count: in std_logic;mge,mshi: out integer range 0 to 10);end component;--component display isport(CLK:in std_logic;sminge,sminshi: in integer range 0 to 10;skmge,skmshi: in integer range 0 to 10;smge,smshi: in integer range 0 to 10;weixuan:OUT std_logic_vector(2 downto 0);seg:out std_logic_vector(7 downto 0));end component;--signal w,x,y: std_logic;signal time_ge,time_shi:integer range 0 to 10;signal pri_ge,pri_shi:integer range 0 to 10;signal dis_ge,dis_shi:integer range 0 to 10;--beginU1: judge port map(sta=>sta,sclk=>sclk,lclk=>lclk,dge=>w);U2: time_count port map(sta=>sta,sclk=>sclk,dge=>w,t_count=>x,minge=>time_ge,minshi=>time_shi);U3: distance_count port map(sta=>sta,lclk=>lclk,dge=>w,d_count=>y,kmge=>dis_ge,kmshi=>dis_shi);U4: price_count port map(sta=>sta,t_count=>x,d_count=>y,mge=>pri_ge,mshi=>pri_shi);U5: display port map(dclk,time_ge,time_shi,dis_ge,dis_shi,pri_ge,pri_shi,weixuan,seg);end;。
出租车计价器实验报告
大规模集成电路实验报告院系：电子工程学院班级：研2-093专业：电路与系统任课教师：任爱峰姓名：冀晓涛学号：0911120640出租车计价器的VHDL设计与仿真一、设计要求及主要技术指标（1）、设计要求1、设计一个出租车计价器。
2、该计价器的计费系统：行程3公里内，且等待累计时间2分钟内，起步费为10元；3公里外以每公里1.6元计费，等待累计时间2分钟外以每分钟以1.5元计费。
3、并能显示行驶公里数、等待累计时间、总费用。
（2）、主要技术指标1、计价范围:0～999.9元计价分辨率：0.1元。
2、计程范围:0～99公里计程分辨率：1公里。
3、计时范围:0～59分计时分辨率：1分。
二、系统组成它由外部输入模块、FPGA模块、显示模块三部分组成。
三、模块设计（1）、分频模块1、分频模块对频率为240Hz的输入脉冲进行分频，2、得到的频率为16Hz，15Hz和1Hz的三种频率。
（2）、控制模块控制模块是系统的核心部分，对计价器的状态进行控制。
（3）、计量模块1、计价部分：行程3公里内，且等待累计时间2分钟内，起步费为10元；3公里外以每公里1.6元计费，等待累计时间2分钟外以每分钟1.5元计费。
2、计时部分：计算乘客的等待累计时间。
计时器的量程为59分，满量程自动归零。
3、计程部分：计算乘客所行驶的公里数。
计程器的量程为99公里，满量程自动归零。
（4）、译码模块1、计费数据送入显示译码模块进行译码，最后送至百元、十元、元、角为单位对应的数码管上显示。
2、计时数据送入显示译码模块进行译码，最后送至分为单位对应的数码管上显示。
3、计程数据送入显示译码模块进行译码，最后送至以公里为单位的数码管上显示。
（5）、显示模块1、计价数据在以百元、十元、元、角为单位对应的数码管上显示。
2、计时数据在以分为单位对应的数码管上显示。
3、计程数据在以公里为单位的数码管上显示显示。
四、程序设计与仿真出租车计价器电路符号（1）、出租车计价器VHDL程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity taxi isport ( clk_240 :in std_logic; --频率为240Hz的时钟start :in std_logic; --计价使能信号stop:in std_logic; --等待信号fin:in std_logic; --公里脉冲信号cha3,cha2,cha1,cha0:out std_logic_vector(3 downto 0); --费用数据km1,km0:out std_logic_vector(3 downto 0); --公里数据min1,min0: out std_logic_vector(3 downto 0)); --等待时间end taxi;architecture behav of taxi issignal f_15,f_16,f_1:std_logic; --频率为15Hz，16Hz，1Hz的信号signal q_15:integer range 0 to 15; --分频器signal q_16:integer range 0 to 14; --分频器signal q_1:integer range 0 to 239; --分频器signal w:integer range 0 to 59; --秒计数器signal c3,c2,c1,c0:std_logic_vector(3 downto 0); --费用计数器signal k1,k0:std_logic_vector(3 downto 0); --公里计数器signal m1:std_logic_vector(2 downto 0); --分的十位计数器signal m0:std_logic_vector(3 downto 0); --分的个位计数器signal en1,en0,f:std_logic; --使能信号beginfeipin:process(clk_240,start)beginif clk_240'event and clk_240='1' thenif start='0' then q_15<=0;q_16<=0;f_15<='0';f_16<='0';f_1<='0';f<='0';elseif q_15=15 then q_15<=0;f_15<='1'; --此IF语句得到频率为15Hz的信号else q_15<=q_15+1;f_15<='0';end if;if q_16=14 then q_16<=0;f_16<='1'; --此IF语句得到频率为16Hz的信号else q_16<=q_16+1;f_16<='0';end if;if q_1=239 then q_1<=0;f_1<='1'; --此IF语句得到频率为1Hz的信号else q_1<=q_1+1;f_1<='0';end if;if en1='1' then f<=f_15; --此IF语句得到计费脉冲felsif en0='1' then f<=f_16;else f<='0';end if;end if;end if;end process;process(f_1)beginif f_1'event and f_1='1' thenif start='0' thenw<=0;en1<='0';en0<='0';m1<="000";m0<="0000";k1<="0000";k0<="0000";elsif stop='1' thenif w=59 then w<=0; --此IF语句完成等待计时if m0="1001" then m0<="0000"; --此IF语句完成分计数if m1<="101" then m1<="000";else m1<=m1+1;end if;else m0<=m0+1;end if;if m1&m0>"0000001"then en1<='1'; --此IF语句得到en1使能信号else en1<='0';end if;else w<=w+1;en1<='0';end if;elsif fin='1' thenif k0="1001" then k0<="0000"; --此IF语句完成公里脉冲计数if k1="1001" then k1<="0000";else k1<=k1+1;end if;else k0<=k0+1;end if;if k1&k0>"00000010" then en0<='1'; --此IF语句得到en0使能信号else en0<='0';end if;else en1<='0';en0<='0';end if;cha3<=c3;cha2<=c2;cha1<=c1;cha0<=c0; --费用数据输出km1<=k1;km0<=k0;min1<='0'&m1;min0<=m0; --公里数据、分钟数据输出end if;end process;process(f,start)beginif start='0' then c3<="0000";c2<="0001";c1<="0000";c0<="0000";elsif f'event and f='1' thenif c0="1001" then c0<="0000"; --此IF语句完成对费用的计数if c1="1001" then c1<="0000";if c2="1001" then c2<="0000";if c3<="1001" then c3<="0000";else c3<=c3+1;end if;else c2<=c2+1;end if;else c1<=c1+1;end if;else c0<=c0+1;end if;end if;end process;end behav;（2）、程序仿真图注：1. 仿真图中秒跟分的关系为3进制，即w为2时就归0；2. 出租车总行驶5公里，等待累计时间为4分钟，总费用为16.2元。
基于verilog_HDL的出租车计费器
《EDA技术与应用》实训报告学号姓名指导教师：江国强杨艺敏2011 年4 月28 日实训题目：出租车计费器1.系统设计1.1 设计要求1.1.1 设计任务设计并制作一台出租车计费器。
1.1.2 技术要求①用EDA实训仪的I/O设备和PLD芯片实现出租车计费器的设计。
②出租车起步开始计程和计费，计程系统按实际公里数计程，计费系统首先显示起步价（如7.0），车行驶2km以内，只收起步价7元。
③出租车行驶超过2km后，按每公里1.6元在7.0元的基础上增加。
④出租车行驶超过10km后（或超过20元路费），每公里加收50％的车费，即车费变为每公里2.4元。
⑤出租车达到目的地后，（用一个按钮）计程和计费数据清零，为下一次计费开始。
1.2 方案比较最初计费模块选择乘法，但占用资源过多，所以选择分段加法来解决1.3 方案论证1.3.1 总体思路整个系统主要由计程兼计费模块组成，另外添加计时器和流水灯模块作为附加功能，最后由选择模块选择输出费用或时间，分频模块作为路程模拟输入。
1.3.2 设计方案分频器将实训仪的时钟转换成1s或0.1s的脉冲模拟行进一公里，将脉冲输入计程兼计费模块进行路程累加和计费，同时输出路程数和费用。
流水灯则按行进路程进行亮灭，附加的时钟功能可以查看时间。
最后由选择模块进行费用和时间间的切换。
2．各个模块程序的设计①分频模块：模拟车辆行进，分1s/km档和0.1s/km档module fpq(clk,cout,k1);input clk,k1;reg [24:0] q;output reg cout;always @(posedge clk)begincase(k1)0: begin q=q+1;if (q==20000000-1)begin cout=1;q=0;endelse cout=0;end1: begin q=q+1 ;if (q==2000000-1)begin cout=1;q=0;endelse cout=0;endendcaseendendmodule②计程兼计费模块：jsq99累计路程dejfq按规则计费，同时附带输出显示该模块又由两个小模块组成：jsq99：路程显示module jsq99(clr,clk,q,cout,k2);input clk,clr,k2;output reg[7:0]q;output reg cout;always @(posedge clk or negedge clr)beginif(~clr) q = 0;else beginif(k2==0)beginif(q=='h99) q = 0;else q = q+1;if(q[3:0]=='ha)beginq[3:0] = 0;q[7:4] = q[7:4]+1;endif(q==0) cout = 1;else cout = 0;endendendendmoduledejfq：计费module dejfq(clk,clrn,q,k2);input clk,k2;input clrn;output reg[11:0] q;reg[3:0] c;always @(posedge clk or negedge clrn)beginif(~clrn) begin c=0;q=0;endelse beginif(k2==0)beginif(c<14) c=c+1;if(c<=2) q[7:4]=7;else if(c<=10)beginq[3:0]=q[3:0]+6;q[7:4]=q[7:4]+1;if(q[3:0]>9)begin q[3:0]=q[3:0]-10;q[7:4]=q[7:4]+1;endif(q[7:4]>9)begin q[7:4]=q[7:4]-10;q[11:8]=q[11:8]+1; endendelse if(c>10)beginq[3:0]=q[3:0]+4;q[7:4]=q[7:4]+2;if(q[3:0]>9)begin q[3:0]=q[3:0]-10;q[7:4]=q[7:4]+1;endif(q[7:4]>9)begin q[7:4]=q[7:4]-10;q[11:8]=q[11:8]+1;endendend if(c>14) c=11;endendendmodule③选择器：选择显示时间或费用,拨下拨码开关显示路程和费用，拨上显示时钟。
出租车计价器-课程设计报告
软件学院课程设计报告课程题目出租车计价器班级集成13-4专业集成电路设计与集成系统学生学号指导教师（填写自己班的指导教师）年月日1.课程设计目的全面熟悉、掌握VHDL语言基本知识，掌握利用VHDL语言对常用的组合逻辑电路和时序逻辑电路编程，把编程和实际结合起来，熟悉编制和调试程序的技巧，掌握分析结果的若干有效方法，进一步提高上机动手能力，培养使用设计综合电路的能力，养成提供文档资料的习惯和规范编程的思想。
2.课程设计题目描述和要求2.1.课程设计题目描述①.实现计费功能，计费标准为：按行驶里程计费，起步价为7.0元，并在车行3km 后按2.2元/km 计费，当计费器达到或超过20元时，每公里加收50%的车费，车停止不计费。
②.现场模拟功能：以开关或按键模拟公里计数，能模拟汽车起动、停止、暂停等状态。
③.将车费和路程显示出来，各有一位小数。
2.2.总体设计思路框架2.3.课程设计题目要求①.设计正确，方案合理。
②.程序精炼，结构清晰。
③.设计报告含程序设计说明，用户使用说明，源程序清单及程序框图。
④.上机演示。
⑤.有详细的文档。
文档中包括设计思路、设计仿真程序、仿真结果及相应的分析与结论。
3.设计思想和设计内容3.1 出租车计费设计该出租车计费器按下开关S1后开始计费和计里程数，起步价是7元，行驶3公里，以后2.2元/公里。
并且设计选择模块，在车费超过20元每公里加收50%车费即3.3元/公里。
3.2 基本设计思想出租车计费器根据设计要求可初步分为3方面——显示、记里程数、记费。
之后再根据三方面分别设计模块。
1.显示模块。
一般计数器显示数字为1-F即16进制，而16进制不方便观看，所以在设计这一模块时我们将16进制改为10进制输出进而设计了译码模块。
2、里程模块。
设计要求对里程计数主要分为两个方面，计数以及公里数比较。
即3公里之内收7元，3公里之后20元（通过计算为9公里）以内每公里2.2元，9公里以外为每公里3.3元。
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电子科技大学成都学院学院指导教师张
一、实验名称
出租车计费器的设计
二、实验目的
1、了解出租车计费器的工作原理。
2、学会用V HDL 语言编写正确的七段码管显示程序。
3、数量掌握用V HDL 编写复杂功能模块。
4、进一步数量状态积在系统设计中的应用。
三、实验原理
出租车计费器一般都是按公里计费，通常是起步价 xx元（xx元可以行走x公里），然后再是x x元/公里。
所以要完成一个出租车计费器，就要有两个计数单位，一个用来计公里，另外一个用来计费用。
通常在出租车的轮子上都有传感器，用来记录车轮转动的圈数，而车轮子的周长是固定的，所以知道了圈数自然也就知道了里程。
在这个实验中，就要模拟出租车计费器的工作过程，用直流电机模拟出租车轮子，通过传感器，可以得到电机每转一周输出一个脉冲波形。
结果的显示用 8 个七段码管，前四个显示里程，后三个显示费用。
在设计VHDL程序时，首先在复位信号的作用下将所有用到的寄存器进行清零，然后开始设定到起步价记录状态，在此状态时，在起步价规定的里程里都一直显示起步价，直到路程超过起步价规定的里程时，系统转移到每公里计费状态，此时每增加一公里，计费器增加相应的费用。
为了便于显示，在编写过程中的数据用BCD码来显示，这样就不存在数据格式转换的问题。
比如表示一个三位数，那么就分别用四位二进制码来表示，当个位数字累加大于9时，将其清零，同时十位数字加1，依此类推。
四、实验内容
本实验要完成的任务就是设计一个简单的出租车计费器，要求是起步价3元，准行1公里，以后1元/公里。
显示部分的七段码管扫描时钟选择时钟模块的
1KHz，电机模块的跳线选择GND端，这样通过旋钮电机模块的电位器，即可达到控制电机转速的目的。
另外用按键模块的S1来作为整个系统的复位按钮，每复位一次，计费器从头开始计费。
直流电机用来模拟出租车的车轮子，没转动一圈认为是行走1米，所以每旋转1000 圈，认为车子前进1公里。
系统设计是需要检测电机的转动情况，每转一周，计米计数器增加 1。
七段码管显示要求为前 4个显示里程，后3个显示费用。
实验中所用端口管脚分配关系如下：
五、实验步骤
1、打开Q UARTUSII 软件，新建一个工程。
2、建完工程之后，再新建一个V HDL File，打开V HDL 编辑器对话框。
3、按照实验原理和自己的想法，在V HDL 编辑窗口编写V HDL 程序。
其
程序如下所示：
4、编写完V HDL 程序后，保存起来。
5、对自己编写的V HDL 程序进行编译，对程序的错误进行修改。
曾出现的错误有：
但当我把位选端的OUT类型改为BUFFER类型后，再编译就没出现问题。
6、编译无误后，依照拨动开关、数码管与 FPGA 的管脚连接表进行管脚分配。
本次实验管脚分配如下图所示：
7、分配完成后，再进行一次全编译，以使管脚分配生效。
8、新建波形文件，对程序进行仿真。
在仿真过程中，为了使仿真长度达
到实验中1KM以上，我将endtime设为1ms，将Rst设为高电平，将Clk设为0.1us。
而为了使Motor脉冲每次都能在八个数码管显示完成后达到，使里程加1M，故将Motor时的周期设为0.8us，占空比%1。
其仿真波形如下所示：
在上图中，可以看到当出租车开始启动，八个数码管的显示分别（000-030），当Motor脉冲到后，八个数码管的显示为（0001-030），即行程加了一米；再来一个米脉冲后显示为（0002-030）。
则起步价为3元，出租车路程未到1KM，始终显示基价3元，符合题意。
再如上图所示，最左边的八个数码管显示为（1224-032），接下来的八个数码显示管显示为（1225-032）。
则为出租车跑到1224和1225米时，显示价格为3.2元，均符合题意。
因软件原因，仿真也最多仿到里程为一千二百多米，但由前两图知仿真波形均符合题意。
9、用下载电缆通过J TAG 口将对应的s of 文件加载到F PGA 中。
观察实验
结果是否与自己的编程思想一致。
六、实验现象及结果
下载完毕后，在实验箱上的八个数码管，前四个显示里程，后三个显示费用。
当直流电机每转完一圈时，数码管的里程数加1，表示出租车行驶1米。
当里程小于1KM时，数码管显示基价3元，以每每跑100米，费用加1角。
部分结果如下图所示：
（1）出租车刚起步时，路程为0，起步价3元
（2）路程不足1千米时，费用显示基价3元
（3）路程1678米时，因路程大于1千米，又跑了600米，故费用显示为3.6元
（4）路程2310米时，费用为4.3元
七、心得体会。