实时信号处理作业.

东北大学实时信号处理系统设计与实现作业信号与信息处理研究所2FIR滤波器设计 (1)2.1.原理 (1)2.2.建模 (2)2.3.仿真测试 (4)1 3.3.建模和求解 7FIR滤波器设计3.1. 原理3.2. 建模===============================查找表================================ LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_arith.ALL;ENTITY case3 ISPORT ( table_in : IN STD_LOGIC_VECTOR(2 DOWNTO 0);table_out : OUT INTEGER RANGE 0 TO 6);END case3;ARCHITECTURE LCs OF case3 ISBEGIN-- This is the DA CASE table for-- the 3 coefficients: 2, 3, 1-- automatically generated with dagen.exe -- DO NOT EDIT!PROCESS (table_in)BEGINCASE table_in ISWHEN "000" => table_out <= 0;WHEN "001" => table_out <= 2;WHEN "010" => table_out <= 3;WHEN "011" => table_out <= 5;WHEN "100" => table_out <= 1;WHEN "101" => table_out <= 3;WHEN "110" => table_out <= 4;WHEN "111" => table_out <= 6;WHEN OTHERS => table_out <= 0;END CASE;END PROCESS;END LCs;========================DA_FIR设计================================ LIBRARY ieee; -- Using predefined packagesUSE ieee.std_logic_1164.ALL;USE ieee.std_logic_arith.ALL;PACKAGE da_package IS -- User defined componentCOMPONENT case3PORT ( table_in : IN STD_LOGIC_VECTOR(2 DOWNTO 0);table_out : OUT INTEGER RANGE 0 TO 6);END COMPONENT;END da_package;LIBRARY work;USE work.da_package.ALL;LIBRARY ieee; -- Using predefined packagesUSE ieee.std_logic_1164.ALL;USE ieee.std_logic_arith.ALL;ENTITY dafsm IS ------> InterfacePORT (clk : IN STD_LOGIC;x_in0, x_in1, x_in2 :IN STD_LOGIC_VECTOR(2 DOWNTO 0);y : OUT INTEGER RANGE 0 TO 63);END dafsm;ARCHITECTURE flex OF dafsm ISTYPE STATE_TYPE IS (s0, s1);SIGNAL state : STATE_TYPE;SIGNAL x0, x1, x2, table_in: STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL table_out : INTEGER RANGE 0 TO 7;BEGINtable_in(0) <= x0(0);table_in(1) <= x1(0);table_in(2) <= x2(0);PROCESS------> DA in behavioral styleV ARIABLE p : INTEGER RANGE 0 TO 63;-- temp. registerV ARIABLE count : INTEGER RANGE 0 TO 3; -- counts shiftsBEGINWAIT UNTIL clk = '1';CASE state ISWHEN s0 =>-- Initialization stepstate <= s1;count := 0;p := 0;x0 <= x_in0;x1 <= x_in1;x2 <= x_in2;WHEN s1 => -- Processing stepIF count = 3 THEN -- Is sum of product done ?y <= p; -- Output of result to y andstate <= s0; -- start next sum of productELSEp := p / 2 + table_out * 4;x0(0) <= x0(1);x0(1) <= x0(2);x1(0) <= x1(1);x1(1) <= x1(2);x2(0) <= x2(1);x2(1) <= x2(2);count := count + 1;state <= s1;END IF;END CASE;END PROCESS;LC_Table0: case3PORT MAP(table_in => table_in, table_out => table_out);END flex;3.3. 仿真测试仿真结果图：在第五个clk，输出正确为183 设计作业 ........................................................ 6 3.1. 题目和要求 .. (6)3.2. 问题重述 6 2设计作业 3.4.题目和要求3.5. 问题重述Hartley 已经引入了一种通过采用公共子表达式交叉系数实现常系数滤波器的概念，例如：滤波器y[n]=∑-=10k k]-a[k]x[n L (3.19)其中，3个系数a[k]={480,-302,31}。

3个系数的CSD 码如下：从表中可以注意到，结构出现了4次。

如果构造一个临时变量h[n]=2x[n]-x[n-1]就可以用y[n]=256h[n]-16h[n]-32h[n-1]+h[n-1] (3.20)计算滤波器的输出。

3.6. 建模和求解(a)代入h[n]=2x[n]-x[n-1验证(3.20)。

答：y[n] =a[0]x[n]+a[1]x[n-1]+a[2]x[n-2]=(512-32)x[n] +(-256-64 + 16 + 2)x[n-1]+(32-1)x[n-2]Or =256(2x[n]-x[n-1])+(-1)32(2x[n-1]-x[n-2])+ (-1)16(2x[n]-x[n-1])+ (2x[n-1]-x[n-2]) =256h[n]-16h[n]-32h[n-1]+h[n-1] (3.20)故验证(3.20)成立(b)得到的(3.19)的直接CSD实现和字表达式共享的实现分别需要多少个加法器？答：对比1问中的实现数学表达式可以知道：直接CSD 7个加法器；使用子表达式共享只需要1+3=4个加法器(c1)用Quartus II 实现8位输入的子表达式共享滤波器。

答：通过前两问的分析可以知道，只需要将普通的CSD码的滤波器进行h[n]=2x[n]-x[n-1]这样的子模块变换，就可以简化系统结构。

a[k]={480,-302,31}1、普通的CSD搭建的滤波器module Hartley(clk,x_in,out);input clk;input [7:0] x_in;output reg [17:0] out;//reg [17:0] temp2,temp1,temp0;// [2:0];//暂存reg [17:0] temp[2:0];//暂存//always@(x_in)//begin// temp[0]=x_in;//endalways@(posedge clk)//需不需要把x_in作为敏感变量？begin/*temp2=temp1;temp1=temp0;temp0=x_in;y[n]=a[0]x[n]+a[1]x[n-1]+a[2]x[n-2]=(512-32)x[n] +(-256-64)x[n-1]+(32-1)x[n-2]//out<= temp[2]<<9-temp[2]<<5 - temp[1]<<8 -temp[1]<<6 + temp[0]<<5-temp[0];out= temp[2]*512-temp[2]*32 - temp[1]*256 -temp[1]*64 + temp[0]*32-temp[0];*/temp[2]<=temp[1];temp[1]<=temp[0];temp[0]<=x_in;out= temp[2]*512-temp[2]*32 - temp[1]*256 -temp[1]*64 + temp[0]*32-temp[0];//out<= temp[2]<<9-temp[2]<<5 - temp[1]<<8 -temp[1]<<6 + temp[0]<<5-temp[0];//out<=temp[2];endendmodule仿真480*151-302*37+31*147=65863480*37-302*147+31*59=-248052、使用子表达式共享的方式实现module Hartley_II(clk,x_in,out);input clk;input [7:0] x_in;output reg [19:0] out;reg [7:0] x_temp[1:0];//暂存reg [19:0] h_temp[1:0];//暂存always@(posedge clk)beginx_temp[1] <=x_temp[0];x_temp[0] <=x_in;h_temp[1] <=h_temp[0];h_temp[0] <=20'b0+x_temp[1]*2-x_temp[0];//转换//y[n]=256h[n]-16h[n]-32h[n-1]+h[n-1] (3.20)out<= h_temp[1]*256-h_temp[1]*16 - h_temp[0]*32 + h_temp[0];endendmodule验证成立结果同普通的CSD结果一致，输入为151、37、147后，输出为65863，验证成立。