Quartus_II_时序仿真步骤-余华-2014-10-14
QuartusII软件的使用方法
QuartusII软件的使用方法QuartusII的设计流程QuartusII软件的使用方法：1.建立一个放置与此工程相关的所有设计文件的文件夹任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。
一般,不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。
2。
建立工程（1）双击QuartusII软件启动图标,即可启动QuartusII软件，启动界面如图1所示。
(2）选择菜单File→New Preject Wizard命令,即弹出“工程设置”对话框(图2）,以此来建立新的工程。
（3)在单击“next”后，出现了设置工程的基本信息,如图3所示。
完成图3中基本信息的输入后,单击图3中的“finish ”按钮。
3。
建立文件当工程建立好以后,我们就可以建立设计文件。
下面我们以一个半加器的VHDL的设计，来介绍在QuartusII如何实现VHDL语言输入。
（1）建立文件。
单击“File”菜单下的“New”命令，在弹出“New”对话框如图4所示。
在“Device Design Files”页面下双击“VHDL File”选项后建立新文件，如图5所示.图5 VHDL文本编辑窗口（2）输入程序。
在图1-11中输入半加器的VHDL程序，如图6所示.(3）保存文件.单击保存文件按钮，将输入的VHDL语言程序保存为half_add.vhd文件，注意后缀名是。
vhd，单击“保存”按钮即可保存文件，如图7.4。
编译工程（1）选择目标芯片。
单击“Assigments"菜单下的“device”命令,在弹出的对话框中按照图8进行设置。
设置完后单击“finish"。
图1-29图8（2)编译工程。
在图1—11中单击水平工具条上的编译按钮，或选择菜单Processing下的Start Complilation,开始编译。
如果编译过程出现错误，要将错误改正，保存后再次编译，直到编译无错误为止。
Quartus II 软件操作
Quartus II 软件操作
2. 使用电路图绘制工具产生设计输入
常用的设计输入方法包括使用电路图绘制工具 和使用VHDL代码。这里先说明使用电路图绘制工 具的输入方法。该工具称为模块编辑器(Block Editor)。 示例:对于逻辑函数 画出相应的电路图。
f x1 x2 x2 x3
Quartus II 软件操作
Quartus II 软件操作
二. Quartus II 软件操作步骤 1.新建项目 启动Quartus II 软件之后，选择File/New Project Wizard命令，可以进入指出该向导功能的一个窗口。 这里，将工作目录设置为F\my project，项目可以选 择与工作目录相同的名称，也可以不相同。这里，选 择使用example_schematic作为项目名称。 Quartus II 会自动建议example_schematic也是顶级设计实体的 名称。单击next,由于还没有创建目录
Quartus II 软件操作
① 功能仿真
选择Assignments/settings命令，打开settings窗口。 在该窗口的左面，单击Simulator项，在弹出的窗口中，选 择fuctional选项作为仿真模式。为了完成仿真器的设置， 需要选择Processing/Generate functional simulation Netlist命令。 Quartus II根据测试输入，产生 example_schematic.vwf文件中定义的输出。选择 Processing/start simulation（或使用快捷图标），开始 运行电路的功能仿真。仿真结束之后， Quartus II指出仿 真完成，并给出仿真报告。
设计输入
综合
QuartusII操作指南
6.3 Quartus II操作指南6.3.1简介Altera技术领先的Quartus II设计软件配合一系列可供客户选择的IP核，可使设计人员在开发和推出FPGA、CPLD和结构化ASIC设计的同时，获得无与伦比的设计性能、一流的易用性以及最短的市场推出时间。
这是设计人员首次将FPGA移植到结构化ASIC 中，能够对移植以后的性能和功耗进行准确的估算。
Quartus II软件支持VHDL和Verilog硬件描述语言（HDL）的设计输入、基于图形的设计输入方式以及集成系统级设计工具。
Quartus II软件可以将设计、综合、布局和布线以及系统的验证全部都整合到一个无缝的环境之中，其中还包括和第三方EDA工具的接口。
Quartus II的主要特性有：<1>基于模块的设计方法提供工作效率<2>更快集成IP<3>在设计周期的早期对I/0引脚进行分配和确认<4>存储器编译器<5>支持CPLD、FPGA和基于HardCopy 的ASIC<6>使用全新的命令行和脚本功能自动化设计流程<7>高级教程帮助深入了解Quartus II的功能特性。
Altera公司的Quartus II软件提供了可编程片上系统（SOPC）设计的一个综合开发环境，是进行SOPC设计的基础。
Quartus II集成环境包括以下内容：系统级设计，嵌入式软件开发，可编程逻辑器件（PLD）设计，综合，布局和布线，验证和仿真。
Quartus II设计软件根据设计者需要提供了一个完整的多平台开发环境，它包括整个FPGA和CPLD设计阶段的解决方案。
有关Quartus II的典型设计流程如图6-43所示。
1图6-43 Quartus II的典型设计流程此外，Quartus II软件为设计流程的每个阶段提供了Quartus II图形用户界面、EDA 工具界面和命令行界面。
在quartusII中用modelsim-altera仿真
在quartusII中用modelsim_altera做功能仿真1.设置modelsim_altera的执行路径（即其安装路径中的可执行文件的路径）（1）Tool→Options（2）打开如下图：（3）选择general →EDA Tool Options，在右侧的窗口中选择Modelsim_Altera，在Location of Executable中单击，用浏览的方式找到该软件的安装路径中的可执行文件路径，单击确定。
到此仿真软件的设置基本完成了。
2.项目仿真当我们建立一个新的项目时是需要对其中代码进行仿真的，整个过程需要三步：2.1首先，要预先设置仿真软件；下面介绍如何预设仿真软件。
1.Assignments→Settings…2.打开如下界面3选择“Simulation”，右侧设置按上图设置。
2.2其次，仿真之前需要编写测试平台，测试平台有两种的方法：●直接建立XX.v文件●在quartusII中自动生成测试平台模板文件，文件为XX.vt文件下面介绍如何自动生成测试平台模板文件。
1.Processing→Start→Start Test Bench Template Writer注意：要生成testbench模板的前提条件是为项目选择预用的仿真软件，然后模块必须编译成功。
Testbench模板生成后的默认路径为：项目目录\simulation\modelsim\项目名.vt（因为刚才在预设置仿真软件时的“Output Directory”选择的是默认的值simulation\modelsim）。
2.对于自动生成的测试平台模版需要打开修改测试激励信号，这里不做介绍，很简单的。
2.3改写完后要在项目里添加测试平台文件到项目里。
1.Assignments→Settings…2.在打开界面做如下操作：（1）选择“Compile test bench”，然后单击“Test Benches…”（2）打开下面的窗口（3）单击“New”打开下面的窗口，且按图中填写相关信息这个窗口是用来输入testbench的资料和选择testbench的路径的。
第4章补充(QuartusII操作-详细)
6 Tcl console窗口 5 Messages窗口
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3.3 QuartusⅡ简介
如何获取在 线帮助呢? 按F1键，可打开帮助窗口，即时访问对话框上的信息、高亮 度的菜单命令或弹出式信息； 或按Shift + F1键，鼠标变为一个问号，在图元、宏单元符号 等屏幕显示的任何项目上单击鼠标左键，可获得该项目的帮 助； 或单击工具栏上的帮助按钮 ，鼠标也会变为一个问号， 然后单击想要获得帮助的项目。
第3步也可以略过，以后再创建设计文件，或者以 后再用“Project>Add/Remove Files in Project…”命令将其 他工作目录中的文件添加到本工程中。
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3.5 设计输入
3. 指定第三方对代码进 行综合和仿真的工具 （需要时）
在安装Quartus II软 件时，缺省的情况 下安装了综合和仿 真工具，也可以选 择Quartus II软件支 持的其它综合或仿 真工具。 在弹出的对话框中， 选择适当的工具， 或者什么也不选， 单击“Next”。
Imported from thirdparty EDA tools
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3.5 设计输入
一、 创建工程
工作目录和工程名不 能有空格和汉字！
1. 打开创建工程向导
执行菜单命令“ File > New Project Wizard”， 打开Introduction对话 框。单击“Next”。
2. 选择所建立工程的工 作目录，输入工程名 称、顶层实体名
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3.3 设计实例
设计要求
首先设计一个半加器，然后用半加器构成全加器。
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3.3 设计实例
设计方法： 1. 首先在资源管理器下创建一个工作目录。 2. 在Quatus II中创建一个工程，工程名最好与顶层图形文件 同名。 3. 子模块设计：每个模块可以用HDL语言描述（模块名最好 与程序文件名同名！），对每个模块迚行编译、仿真，通 过后然后生成模块符号。 3.顶层设计：创建一个顶层图形文件，将各模块符号放到图 中，添加输入、输出引脚，连线；编译，仿真。 5. 给输入、输出引脚分配引脚号码，编程下载。
QuartusII仿真工具栏的使用说明
仿真工具栏的使用仿真的目的：是通过设置激励（输入）信号，运行后，分析输出信号；通过观察，输入与输出信号之间的逻辑关系，验证电路设计的正确性。
QuartusII仿真常有两种模式：功能仿真（functional）和时序仿真（Timing）。
区别在于，时序仿真结果包含了硬件的延时特征。
仿真模式的选择，可通过Assignment/Settings…菜单，在弹出的窗口（如图2-20）中，选择Category栏下的Simulator Settings项，然后设置Simulation mode为funtional（功能仿真）或timing（时序仿真）来实现。
激励（输入）信号的设置，必须尽可能的反映实际电路工作可能出现的所有情况。
这样的仿真才有实际意义。
仿真文件（*.vwf）建立后，激励（输入）信号的设置可通过仿真工具栏来完成。
附图2-1 仿真工具栏下面介绍仿真工具栏中常用按键的使用方法。
Waveform Editing Tool：可用来设置任意形式输入信号。
选中该按键后，在被设置信号上，按下鼠标左键拖动，设置所需要的输入波形。
原先为高电平区域则被拖动为低电平，原先为低电平区域则被拖动为高电平。
图3-4-2中的keyin信号即用该按键设置。
Forcing Low(0)：设置激励（输入）信号为低电平。
选中某激励（输入）信号后，单击该按键，则激励（输入）信号在全部仿真时段内被设置为低电平。
Forcing High(1)：设置激励（输入）信号为高电平。
选中某激励（输入）信号后，单击该按键，则激励（输入）信号在全部仿真时段内被设置为高电平。
High Impedance(Z) ：设置激励（输入）信号为高阻状态。
选中某激励（输入）信号后，单击该按键，则激励（输入）信号在全部仿真时段内被设置为高阻状态。
Invert：信号取反。
选中某激励（输入）信号后，单击该按键，则激励（输入）信号在全部仿真时段内，状态取反；原先为高电平则变为低电平，原先为低电平则变为高电平。
Quartus II实验过程示范
实验二十进制计数器实验该实验将使用Verilog 硬件描述语言在DE2-70 开发平台上设计一个基本时序逻辑电路——1 位十进制计数器。
通过这个实验，读者可以了解使用Quartus 工具设计硬件的基本流程以及使用Quartus II 内置的工具进行仿真的基本方法和使用SignalTap II 实际观察电路运行输出情况。
SignalTap II 是Quartus 工具的一个组件，是一个片上的逻辑分析仪，可以通过JTAG 电缆将电路运行的实际输出传回Quartus 进行观察，从而省去了外界逻辑分析仪时的很多麻烦。
实验步骤3.1建立工程并完成硬件描述设计1. 打开Quartus II 工作环境，如图3-1 所示。
图3-1 Quartus II工作环境界面2. 点击菜单项File->New Project Wizard 帮助新建工程。
参看图3-2。
图3-2 选择New Project Wizard打开Wizard 之后，界面如图3-3 所示。
点击Next，如图3-3。
第23 页共208 页图3-3 New Project Wizard界面3. 输入工程工作路径、工程文件名以及顶层实体名。
这次实验会帮助读者理解顶层实体名和工程名的关系，记住目前指定的工程名与顶层实体名都是Counter10，输入结束后，如图3-4 所示。
点击Next。
图3-4输入设计工程信息4. 添加设计文件。
界面如图3-5 所示。
如果用户之前已经有设计文件（比如.v 文件）。
那么再次添加相应文件，如果没有完成的设计文件，点击Next 之后添加并且编辑设计文件。
图3-5添加设计文件5. 选择设计所用器件。
由于本次实验使用Altera 公司提供的DE2-70 开发板，用户必须选择与DE2-70 开发板相对应的FPGA 器件型号。
在Family 菜单中选择Cyclone II，Package 选FBGA，Pin Count 选896，Speed grade 选6，确认Available devices 中选中EP2C70F896C6，如图3-6。
QuartusII教程（完整版）
QuartusII教程（完整版）Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (4)3 文本编辑（verilog） (14)4 波形仿真 (17)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所示。
图 1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图 1.4 加入设计文件（4）选择设计器件，如图1.5所示。
图 1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。
图 1.6 选择EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。
图 1.7 项目概要1.2 原理图的输入原理图输入的操作步骤如下：（1）选择File 菜单下New ，新建图表/原理图文件，如图1.8 所示。
图 1.8 新建原理图文件（2）在图1.9的空白处双击，屏幕如图1.10所示：（3）在图1.10的Symbol Name 输入编辑框中键入dff后，单击ok按钮。
此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图1.11）单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1.11所示；在图1.11中，将光标移到右侧input 右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；图1.9 空白的图形编辑器图1.10 选择元件符号的屏幕图1.11 放置所有元件符号的屏幕（5）重复（4）的方法将DFF和output连起来，完成所有的连线电路如图1.12所示；（6）在图1.12中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号为clk，用相同的方法将输出信号定义成Q；如图1.13所示。
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FPGA系统设计与实践
基于QuartusII 功能仿真和时 序仿真
4.2.1 建立Vector Waveform File文件 新建文件 打开工程div3 新建波形文件
ok
信号窗口
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双击信号窗口
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列出所有节点 OK
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ቤተ መጻሕፍቲ ባይዱ
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