PCI总线协议基础
PCI-Express总线简介
pcie总线简述pcie总线是第三代i/o互连总线，pcie应用用在桌面电脑、通信平台、服务器、工作站、移动通信、嵌入式器件中。
是低价而大量的传输的解决方案。
pcie兼容pci总线，由于pcie的低潜伏期通信使得它拥有很高的带宽和总数较少的管脚数量。
pcie的主要特征：●可以传送多种数据信息格式。
●串行发送接收双通道，高带宽，速度快。
可灵活扩展。
●支持热插拔和热交换。
●低电源消耗，并有电源管理功能。
●支持QoS链路配置和公正策略。
●具有包和层协议架构。
●每个物理链接含有多种虚拟通道。
●兼容pci。
●多种保证数据完整性的机制。
●错误处理机制和调试简便性。
pcie的基本结构包括根组件（Root Complex）、交换器（Switch）和各种终端设备。
pcie总线一个拓扑结构例子如下：Root Complex（根组件）：root Complex为下层io设备连接到cpu提供路径。
endpoint（终端设备）：就是接收请求（request）或者发送应答（completer）的总线终端设备。
Swith（路由器）:为上游器件和下游器件通信选择路径，如下图。
一个基本的数据链路（Link）如下图：一个基本的pcie数据链路至少两对差分驱动信号如图：一对是接收，一对是发送。
如图是一条lane，每个数据链路（link）至少包含一个lane，为了线性增加link的带宽，link支持*N条lanes（N=1、2、4、8、12、16、32）。
例如单条lane支持的单向带宽是 2.5gb/s，那么一个数据链路单方向支持的最高带宽就80gb/s。
pcie总线规范包括以下各子层协议：pcie总线包括Transaction Layer（处理层）、Data Link Layer （数据链路层）、Physical Layer（物理层）。
pcie总线使用包来完成器件之间的通信。
这些数据包信息在Transaction Layer 和Data Link Layer中形成，即除了数据信息外，在不同的层中加入不同的开销，以方便管理，如下图。
PCI局部总线介绍解析
2. PCI总线的寻址
(1) I/O地址空间
在I/O地址空间，32位AD线全部被用来提供一个完整的地 址编码（字节地址）。 AD[1:0]和C/BE[3:0]指明传输的最低有效字节。
AD[1:0]和C/BE[3:0]#对应关系表
(2) 内存地址空间
P296
3．字节对齐
PCI总线上不能进行字节的交换。但是，具有64位通道的主设备可以 进行DWORD（双字）的交换。主设备可以在每个新数据期开始的时钟 前沿改变字节使能信号，且在整个数据期中保持不变。读缓冲中的 数据可以不考虑字节使能信号，而传送所有的字节。
PCI有4条中断线，分别是INTA#、INTB#、INTC#、INTD# ， 电平触发，多功能设备可以任意选择一个或多个中断线， 单功能设备只能用INTA#。
7. 高速缓存支持信号
SBO＃ IN：试探返回信号 SDONE IN/OUT：查询完成信号，用来表 示当前查询的状态
8. 64位总线扩展信号
PCI总线上的所有传输操作中， FRAME#、IRDY#、TRDY#和STOP#遵循的规则：
1.
当STOP#信号有效时，FRAME#应该在其后的2~3个时钟周 期内尽快撤消，但撤消时应使IRDY#有效，从设备应无条件 的保持STOP#的有效状态直到FRAME#撤消为止。FRAME#撤消 后，STOP#也应该紧跟着撤消。 在任何时钟的上升沿，如果STOP#和TRDY#同时有效，就表示 是传输的最后周期，IRDY#要在下一个时钟的上升沿之前撤 消，表示传输的结束。 对于被目标设备终止的传输，主设备要继续完成它，就必须 用下一个未传输的数据的地址来重试访问。
11空闲 00数据 01等待 10最后
总线协议有哪些
总线协议有哪些1. 引言总线协议在计算机领域中扮演着重要的角色，它定义了不同设备之间进行通信和数据传输的规则和格式。
本文将介绍一些常见的总线协议，以及它们在计算机系统中的应用。
2. 常见的总线协议2.1 PCI（Peripheral Component Interconnect）PCI是一种常见的总线协议，它用于连接计算机的外部设备和主板。
PCI总线协议定义了设备之间的通信方式和信号传输规范，支持高速数据传输和多设备连接。
PCI总线广泛应用于计算机的扩展插槽、显卡、网卡等外部设备的连接。
2.2 USB（Universal Serial Bus）USB是一种通用的串行总线协议，用于连接计算机和外部设备。
USB总线协议可以实现设备的热插拔和即插即用功能，并支持多种外围设备的连接，如打印机、键盘、鼠标、手机等。
USB总线协议分为不同版本，如USB 1.0、USB 2.0、USB3.0等，每个版本都有不同的传输速率和特性。
2.3 SATA（Serial Advanced Technology Attachment）SATA是一种串行ATA总线协议，用于连接计算机的硬盘、光驱等存储设备。
SATA总线协议通过串行方式传输数据，相比于并行ATA总线，具有更高的传输速率和更小的线缆数量。
SATA总线协议在现代计算机系统中广泛应用，提供了高速和可靠的数据传输。
2.4 I2C（Inter-Integrated Circuit）I2C是一种串行总线协议，用于连接集成电路之间的通信。
I2C总线协议通过两根线（时钟线和数据线）实现设备之间的通信，支持多主机和多从机的连接。
I2C总线协议在电子设备中被广泛应用，如传感器、存储器、显示屏等。
2.5 SPI（Serial Peripheral Interface）SPI是一种串行外围设备接口，用于连接微控制器和外围设备。
SPI总线协议通过一条时钟线和多个数据线实现数据的传输。
SPI总线协议具有简单、高效的特点，常用于存储器、传感器、显示屏等设备的连接。
PCIe协议相关资料要点
PCIe协议相关资料要点PCIe（Peripheral Component Interconnect Express）是一种计算机总线标准，用于连接计算机系统的外部设备。
它在现代计算机中广泛应用于图形卡、存储卡和扩展卡等设备的连接。
下面是PCIe协议的相关资料要点。
一、PCIe协议概述PCIe协议是一种高速串行通信协议，用于在计算机系统中传输数据。
它取代了传统的PCI总线，提供更高的带宽和更可靠的性能。
PCIe协议具有以下特点：1. 高速性能：PCIe协议支持多个通道和多个数据传输通路，并且每个通道都可以达到多Gbps的传输速度。
2. 点对点连接：PCIe协议采用点对点连接方式，每个设备都直接连接到主机，并且不会与其他设备共享带宽。
3. 热插拔支持：PCIe协议支持热插拔功能，可以在计算机运行时插入或拔出设备，而无需重新启动系统。
4. 多功率状态支持：PCIe协议支持多功率状态，可以有效地管理设备的能耗。
二、PCIe协议架构PCIe协议的架构包括物理层、数据链路层和传输层。
每个层级都有不同的功能和责任。
1. 物理层（Physical Layer）：物理层负责在发送和接收设备之间传输数据。
它定义了数据传输的电气特性、传输速度和功耗等参数。
2. 数据链路层（Data Link Layer）：数据链路层负责在发送和接收设备之间建立可靠的数据传输连接。
它通过发送和接收数据包来确保数据的完整性和可靠性。
3. 传输层（Transport Layer）：传输层负责数据的路由和传输。
它根据设备的地址和标识符来确定数据的发送和接收。
三、PCIe协议数据传输PCIe协议的数据传输分为读取和写入两种方式。
1. 读取（Read）：读取是指从PCIe设备读取数据到主机内存。
读取传输由主机启动，并且主机提供要读取的目标地址。
读取过程中，设备将数据传输到主机内存中的指定地址。
2. 写入（Write）：写入是指将数据从主机内存写入到PCIe设备。
pcie通信协议步骤
pcie通信协议步骤PCI Express（Peripheral Component Interconnect Express）是一种用于计算机总线的高速通信协议，它用于连接主板和各种外设。
PCI Express协议通过利用高速串行通信传输数据，适用于多种应用场景，包括图形卡、网络卡、存储卡等。
PCI Express通信协议的工作步骤如下：1. 发送端发送请求：通信首先由发送端发起。
发送端将数据分成一个个的数据包，并且给每个数据包添加头部信息，其中包括目标设备的地址等。
发送端将这些数据包通过PCI Express总线发送给接收端。
2. 数据包在总线上传输：数据包沿着PCI Express总线传输，通过差分信号进行高速串行通信。
PCI Express总线支持多通道传输，可以同时传输多个数据包，从而提高传输效率。
3. 接收端接收数据包：接收端对传输的数据包进行接收和解析。
接收端根据头部信息确定数据包的目标设备，并将数据包传递给目标设备。
4. 目标设备处理数据：目标设备接收到数据包后，对数据包进行处理，并根据需要执行相应的操作。
例如，图形卡接收到数据包后，会将数据包中的图像数据解码并显示在屏幕上。
5. 响应数据包：目标设备根据请求执行相应的操作后，将结果生成一个响应数据包，并通过PCI Express总线返回给发送端。
6. 发送端接收响应：发送端接收到响应数据包后，进行解析并进行后续处理。
例如，如果发送端请求一个读操作，那么接收到的响应数据包将包含所请求的数据。
7. 完成通信：通信完成后，发送端和接收端完成数据交换，并恢复到空闲状态，准备接收下一轮通信。
PCI Express通信协议具有以下特点：1. 高速传输：PCI Express总线采用高速差分信号传输数据，支持传输速度高达数GB/s，能够满足高带宽要求的应用场景。
2. 可扩展性：PCI Express总线支持多通道传输，可以同时传输多个数据包，从而提高总线的带宽和扩展性。
PCIE基础知识
PCIe总线概述随着现代处理器技术的发展,在互连领域中,使用高速差分总线替代并行总线是大势所趋。
与单端并行信号相比，高速差分信号可以使用更高的时钟频率，从而使用更少的信号线，完成之前需要许多单端并行数据信号才能达到的总线带宽。
PCI总线使用并行总线结构，在同一条总线上的所有外部设备共享总线带宽，而PCIe 总线使用了高速差分总线，并采用端到端的连接方式，因此在每一条PCIe链路中只能连接两个设备.这使得PCIe与PCI总线采用的拓扑结构有所不同。
PCIe总线除了在连接方式上与PCI总线不同之外，还使用了一些在网络通信中使用的技术，如支持多种数据路由方式,基于多通路的数据传递方式，和基于报文的数据传送方式,并充分考虑了在数据传送中出现服务质量QoS （Quality of Service）问题。
PCIe总线的基础知识与PCI总线不同，PCIe总线使用端到端的连接方式，在一条PCIe链路的两端只能各连接一个设备，这两个设备互为是数据发送端和数据接收端。
PCIe总线除了总线链路外，还具有多个层次，发送端发送数据时将通过这些层次，而接收端接收数据时也使用这些层次.PCIe总线使用的层次结构与网络协议栈较为类似.1。
1 端到端的数据传递PCIe链路使用“端到端的数据传送方式”，发送端和接收端中都含有TX（发送逻辑)和RX(接收逻辑）,其结构如图4-1所示。
由上图所示，在PCIe总线的物理链路的一个数据通路(Lane)中，由两组差分信号，共4根信号线组成.其中发送端的TX部件与接收端的RX部件使用一组差分信号连接，该链路也被称为发送端的发送链路，也是接收端的接收链路；而发送端的RX部件与接收端的TX部件使用另一组差分信号连接，该链路也被称为发送端的接收链路，也是接收端的发送链路。
一个PCIe链路可以由多个Lane组成.高速差分信号电气规范要求其发送端串接一个电容，以进行AC耦合.该电容也被称为AC耦合电容。
PCIE基础知识
PCIe总线概述随着现代处理器技术的发展，在互连领域中，使用高速差分总线替代并行总线是大势所趋。
与单端并行信号相比，高速差分信号可以使用更高的时钟频率，从而使用更少的信号线，完成之前需要许多单端并行数据信号才能达到的总线带宽。
PCI总线使用并行总线结构，在同一条总线上的所有外部设备共享总线带宽，而PCIe 总线使用了高速差分总线，并采用端到端的连接方式，因此在每一条PCIe链路中只能连接两个设备。
这使得PCIe与PCI总线采用的拓扑结构有所不同。
PCIe总线除了在连接方式上与PCI总线不同之外，还使用了一些在网络通信中使用的技术，如支持多种数据路由方式，基于多通路的数据传递方式，和基于报文的数据传送方式，并充分考虑了在数据传送中出现服务质量QoS (Quality of Service)问题。
PCIe总线的基础知识与PCI总线不同，PCIe总线使用端到端的连接方式，在一条PCIe链路的两端只能各连接一个设备，这两个设备互为是数据发送端和数据接收端。
PCIe总线除了总线链路外，还具有多个层次，发送端发送数据时将通过这些层次，而接收端接收数据时也使用这些层次。
PCIe 总线使用的层次结构与网络协议栈较为类似。
1.1 端到端的数据传递PCIe链路使用“端到端的数据传送方式”，发送端和接收端中都含有TX(发送逻辑)和RX(接收逻辑)，其结构如图4-1所示。
由上图所示，在PCIe总线的物理链路的一个数据通路(Lane)中，由两组差分信号，共4根信号线组成。
其中发送端的TX部件与接收端的RX部件使用一组差分信号连接，该链路也被称为发送端的发送链路，也是接收端的接收链路；而发送端的RX部件与接收端的TX部件使用另一组差分信号连接，该链路也被称为发送端的接收链路，也是接收端的发送链路。
一个PCIe链路可以由多个Lane组成。
高速差分信号电气规范要求其发送端串接一个电容，以进行AC耦合。
该电容也被称为AC 耦合电容。
PCIe的原理及体系架构_学习笔记
IO总线的三个阶段:第一代并行ISA 、EISA、MC、VESA.共同特点:信号的功能与时序与处理器引脚密切相关,几乎是微处理器信号的延伸和扩展,有些信号还与主板上的硬件资源有关系.第二代并行PCI、AGP、PCI-XPCI总线是一个标准的、与处理器无关的局部外围总线,不受限于系统所使用的处理器的种类,通用性更强. 图形端口,将PCI总线从图形数据传输中解放出来,改善带宽.第三代PCI Express高性能IO串行总线在总线结构上采取了根本性的变革,主要体现在两个方面:一是有并行总线变位串行总线;二是采用点到点的互连独享带宽.将原并行总线结构中桥下面挂连设备的一条总线变成了一条链路,一条链路可包含一条或多条通路.没有专用的数据、地址、控制和时钟线,总线上各种事务组织成信息包来传送.地址空间、配置机制及软件上均保持与传统PCI总线兼容.第一代和第二代都是并行总线,有多条地址线、数据线和控制线,挂接多个设备,称为下挂式总线(Multi-Drop),总线带宽由多个设备共享.通过提高数据宽度和频率来改善带宽的代价是挂接的电器负载减少(由于功耗增加和静态定时减少).PCIx与PCI相比:由于采用了PLL,频率更高性能更好;在地址和数据的基础上增加属性,从而可以高效管理缓冲区;分离事务协议相对延迟事务协议来说,提高了总线利用效率;可不需要中断引脚,改用消息信号中断(带内)体系结构,中断效率更高.基于PCI总线的结构最基本的PCI总线平台包含三级总线:FSB(Front-Side Bus)、PCI和ISA,FSB是处理器子系统的总线(Host总线),总线定义完全取决于系统所用的处理器;PCI局部总线是一个完全与处理器无关的总线,不受限微处理器的种类;ISA总线(IO扩展总线),也有采用EISA或MC总线的.不同的总线之间通过相应的桥芯片来连接.平台中两极桥是必须的,一是Host到PCI的(常称为主桥——Host桥),即北桥;另一个是PCI总线的桥(常称为扩展总线桥),即南桥.最基本的基于PCI总线的平台PCI地址空间映射x86 CPU的内存与I/O独立编址,I/O对应寄存器,内存对应RAM.因此,访问IO空间用IO读写指令,访问内存空间用内存读写指令.IO读写一般用于低速传输一些状态、控制寄存器的读写等。
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PCI总线协议基础 PCI总线协议基础 PCI基本总线协议传输机制是猝发成组数据传输。一个分组由一个地址相位和一个或多个数据相位组成。 1．PCI总线的传输控制 PCI总线上所有的数据传输基本上都是由以下三条信号线控制的： FRAME#：由主设备驱动，说明一次数据传输周期的开始和结束。 IRDY#：由主设备驱动，表示主设备已经作好传送数据的准备。 TRDY#：由从设备驱动，表示从设备已经作好传送数据的准备。 当数据有效时，数据源设备需要无条件设置xRDY#，接收方可以在适当的时间发出xRDY#信号。FRAME#信号有效后的第一个时钟前沿是地址相位的开始，此时，开始传送地址信息和总线命令，下一个时钟前沿进入一个或多个数据相位。每当IRDY#和TRDY#同时有效时，所对应的时钟前沿就使数据在主从设备之间传送。在此期间，可由主设备或从设备分别利用IRDY#和TRDY#的无效而插入等待周期。 一旦主设备设置了IRDY#，将不能再改变IRDY#和FRAME#，直到当前的数据相位完成为止，而此期间不管TRDY#的状态是否发生变化。一旦从设备设置了TRDY#，就不能改变DEVSEL#、TRDY#或STOP#，直到当前的数据相位完成为止。也就是说，只要数据传输已经开始，那么在当前数据相位结束之前，不管是主设备还是从设备都不能撤消命令，必须完成数据传输。 最后一次数据传输时(可能紧接地址相位之后)，主设备应撤消FRAME#信号而建立IRDY#，表明主设备已作好了最后一次数据传输的准备。当从设备发出TRDY#信号，表明最后一次数据传输已经完成，接口转入空闲状态，此时FRAME#和IRDY#均被撤消。 对于PCI总线的传输，可总结出以下几条规则： ①FRAME#和IRDY#决定总线的忙／闲状态。当其中一个有效时，表示总线忙；两个都无效时，总线进入空闲状态。 ②一旦FRAME#被置为无效，在同一传输期间不能重新置为有效。 ③除非设置IRDY#，一般情况下不能设置FRAME#无效(在FRAME#无效后的第一个时钟沿IRDY#必须保持有效)。 ④一旦主设备已使IRDY#有效，在当前数据相位完成前，不能改变IRDY#或FRAME#的状态。 ⑤在完成最后一个数据相位之后的时钟周期主设备必须使IRDY#无效。 2．PCI总线的寻址 PcI总线定义了三种物理地址空间：内存地址空间、I／O地址空间及配置地址空间，前两种为通常意义的地址空间，第三种配置地址空间用以支持PCI的硬件配置。 PCI总线的地址译码是分散的，每个设备都有自己的地址译码逻辑，从而省去了中央译码逻辑。PCl支持对地址的正向译码和负向译码，所谓正向译码，是指总线上每个设备都监视地址总线上的访问地址，判断是否落在自己的地址范围内，译码速度较快。所谓负向译码，是指要接受未被其他设备在正向译码中接受的所有访问，因此，此种译码方式只能由总线上的一个设备来实现(一般是连接标准扩展总线的桥)。由于它要等到总线上其他所有设备都拒绝之后才能动作，所以速度较慢。负向译码对于标准扩展总线上地址空间零散的设备是很有用的。 在I／O地址空间，所有韵32位地址都用来表示一个完整的字节地址。启动I／O传输的主设备应确保AD[1～0]正确指示本次传输的最低有效字节(即起始字节)。字节允许信号和AD[1～0]一起指明传输的数据宽度和双字中被选中的字节，表9．5表示了AD[1～0]和初始数据相位中字节允许的有效组合。
在存储器地址空间，AD[31～2]提供一个双字边界地址，而AD[1—0]不参与地址译码，用来指明主设备要求的数据传输顺序，见表9．6。
在线性增加模式下，每个数据相位后，地址增加一个双字(即加4，对32位传输)或增加两个双字(即加8，对64位传输)，直到传输结束。对于Cache行回卷(wayp)模式，传输可从Cache中任意地址偏移处开始，Cache块的长度是由配置空间中的Cache块大小寄存器定义的。访问过程中每次地址增加一个双字(64位传输中地址增加两个双字)，一直到Cache块的末尾，然后回卷到同一Cache块的开始处，再进行到Cache块的剩余部分被传送完为止。 在配置地址空间，由AD[7—2]寻址64个双字寄存器。当一条配置命令的地址被译码，IDSEL有效且AD[1—0]=00时，设备判断是否寻址自己的配置寄存器，如果不是则不理会当前操作。 3．PCI总线驱动的过渡 为了避免多个设备同时驱动一个信号到PCI总线上而产生竞争，在一个设备驱动到另一个设备驱动之间要设置一个过渡期，又称为交换周期，如图9—6所示中用互相指向对方尾部的双箭头符号表示。不同信号的交换周期出现的时刻可能不同。对于IRDY#、TRDY\STOP#、DEVSEL#等信号，都利用地址相位作为它们的交换周期；而对于FRAME#、C／BE[3～0]#、AD[3l～00]等信号，则是利用数据传输之间的空闲期作为交换周期。
4．PCI总线数据传输过程 PCI采用地址／数据复用技术，每一个PCI总线传送由一个地址相位和一个或多个数据相位组成。地址相位由FRAME#变为有效的时钟周期开始。在地址相位，总线主设备通过C／BE[3～0]#发送总线命令。如果是总线读命令，在地址相位后需要一个交换周期，该周期过后，AD[3l～0]改由从设备驱动，以接纳从设备的数据。对于写操作没有过渡期，直接从地址相位进入数据相位。数据相位的个数取决于要传送的数据个数，一个数据相位至少需要一个PCI时钟周期，在任何一个数据相位都可以插入等待周期。FRAME#从有效变成无效表示当前正处于最后一个数据相位。 总线操作结束有多种方式。在大多数情况下，由从设备和主设备共同撤消准备就绪信号TRDY#和IRDY#。如果从设备不能继续传送，可以设置STOP#信号，表示从设备撤消与总线的连接。所寻址的从设备不存在或者DEVSEL#信号一直为无效状态都可能导致主设备结束当前总线操作，使FRAME#和IRDY#变为无效，回到总线空闲状态。 1)PCI总线上的读操作 图9．6是PCI总线读操作时序的一个例子，从中可以看出，一旦FRAME#信号有效，地址相位便开始，并在时钟2的上升沿处稳定有效。在地址相位内，AD[31～00]上包含有效地址，C／BE#[3～0]上包含一个有效的总线命令。数据相位是从时钟3的上升沿处开始的。在此期间，AD[31一00]上传送的是数据，C／BE#线上的信息用于指定数据线上哪些字节有效(即哪几个字节是当前要传输的)。需要强调的是，无论是读操作还是后面要讲的写操作，从数据相位的开始一直到传输完成，C／BE#的输出缓冲器(或锁存器)必须始终保持有效状态。 图9．6中的DEVSEL#信号和TRDY#信号由被地址相位内所发地址选中的从设备提供，但要保证TRDY#在DEVSEL#之后出现，IRDY#信号是发起读操作的主设备根据总线的占用情况发出的。数据的真正传输是在IRDY#和TRDY#同时有效的时钟前沿进行的。当这两个信号之一无效时，就表示需要插入等待周期，此时，不进行数据传输。这说明一个数据相位可以包含一次数据传输和若干个等待周期。图中所示的时钟4、6、8处各进行了一次数据传输，而在时钟3、5、7处插入了等待周期。 在读操作中的地址相位和数据相位之间，AD线上要有一个总线交换周期，这通过从设备强制TRDY#实现，即让TRDY#的发出比地址晚一拍。在交换周期过后且DEVSEL#信号变为有效时，从设备必须驱动AD线。 尽管主设备在时钟7处已知道下一个数据相位是本次传送的最后一个，但由于某种原因它暂时不能完成该次传输(此时IRDY#无效)，所以主设备还不能撤消FRAME#，只有在时钟8处，IRDY#变为有效后，FRAME#信号才能撤消，从而通知从设备这是最后一个数据相位。 2)PCI总线上的写操作 图9．7所示是PCI总线写操作时序的一个例子。从中可以看出，总线上的写操作与读操作相类似，也是FRAME#的有效表示写操作周期中地址相位的开始，但地址相位后不需要交换周期，因为数据和地址都是由同一主设备提供的。 在图9．7中，第一个和第二个数据相位中没有等待周期，而在第三个数据相位中连续插入了3个等待周期，注意，第一个等待周期是由传输双方共同引起的。告诉从设备最后一个数据相位的方法与读操作时相同，即当FRAME#撤消后，还需要IRDY#处于有效状态。这里，主设备在时钟6处使IRDY#恢复有效，通知从设备这是最后一个数据相位，但由于从设备未准备好，最后一次数据传输到时钟8才完成。 从图中AD和C／BE#的波形可看出，主设备发送数据可以延迟，但字节允许信号不受等待周期的影响，不得延迟发送。 上述的读／写操作均是以多个数据相位为例来说明的。如果是一个数据相位， FRAME#信号在没有等待周期的情况下，应在地址相位(读操作应在交换周期)过后即撤消。对于一个数据相位，中间亦可插入等待周期。 3)PCI总线传输的终止过程 无论是主设备还是从设备，都可以提出终止传输的要求，但不一定得到响应。也就是说，双方均无权单方面终止传输，而需要相互配合，但传输的最终停止控制要由主设备完成。 (1)由主设备引发的终止 主设备是通过撤消FRAME#并建立IRDY#来提出终止请求的，这样做是为了通知从设备，现在己进入了传输周期中最后一个数据相位。此后，IRDY#一直保持有效直到TRDY#信号有效，完成最后一个数据的传输。接着便撤消IRDY#，从而达到完全终止的条件(FRAME#和IRDY#同时无效)，结束传输，进入总线空闲状态。 主设备一般在下列情况下会提出终止传输： ①一次数据传输即将结束(剩下一个数据未传输)。 ②总线上有更高优先级的总线占用请求，而总线仲裁器取消当前主设备的总线控制权(移去了GNT#信号)。 ③主设备发出了FRAME#后在规定的时间内没有检测到目标设备的DEVSEL#响应信号。 (2)由从设备引发的终止 从设备可以通过STOP#信号请求终止传输。一旦STOP#有效，就必须保持有效到主设备置FRAME#无效。IRDY#和TRDY#之间的关系与STOP#和FRAME#之间的关系无关。所以，在从设备请求终止期间数据仍可以传送，这仅取决于当时IRDY#和TRDY#的状态。 从设备可由下面两种原因请求终止传输： ①从设备正处于不能传送数据的状态。例如，设备的数据缓冲器满，暂时不能接收数据，或者因数据缓冲器空而不能发送数据等。待传送条件满足后，重新启动传输。这种情况称为“重入(Retry)”。 ②由于从设备的响应速度太慢，在PCI引导时间长度(8个时钟周期)不能作出响应以及在猝发传输中，从设备检测到下一个数据的地址已经超出规定的范围等原因而提出终止传输请求。此种情况称为“解除连接(Disconnect)”。