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第六章 时序逻辑电路
时序逻辑电路的分析方法： 1. 时序逻辑电路的分析方法： 电路→分析→ 电路→分析→功能说明 若干常用的时序逻辑电路： 2. 若干常用的时序逻辑电路： 寄存器、 寄存器、计数器 3. 时序逻辑电路的设计方法
状态转换图： 状态转换图：
1111 /1 0000 /1 1001 /0
LD ' = (Q3n (Q2n ) '(Q1n ) ' Q0n ) ' LD ' = (Q3n Q0n ) '
1
1 CLK
EP Q0 Q1 Q2 Q3 C 74161 LD ET CLKD D D D R d 0 1 2 3 0
讲到此 11.5
个状态， 解：74161的计数循环共有16个状态，故M＝16；要得到一个 十进制计数器，所以N=10，可见题目要求将一个大进制计数 十进制计数器， 器改造成一个小进制计数器。 器改造成一个小进制计数器。 按“大→小”的构成原则应先确定Sa和Sb。从M和N循环可 的预置数输入端， 得Sa=0000，Sb=1001；将Sa加到74161的预置数输入端，对Sb 译码。 译码。 译码电路：注意译码电路的输出是低电平有效， 译码电路：注意译码电路的输出是低电平有效，故识别 一个代码的译码逻辑＝输入变量最小项的反函数， 一个代码的译码逻辑＝输入变量最小项的反函数，即
按异步方式串接， 例1：教材P303图6.3.38用两片74160按异步方式串接，构成一个 进制的计数器。 100进制的计数器。
1 CLK 计数输入 Q Q1 Q2 Q3 C EP 0 74160 ET LD (1) >CLK 0 D1 D2 D3 Rd D 1 1 Q Q1 Q2 Q3 C EP 0 74160 ET LD (2) >CLK 0 D1 D2 D3 Rd D 1 进位输出
60进制 进制 60 24 28,29,30,31 12
2. N进制计数器的构成 一般方法；以二、十进制计数器的IC为基础构成N进制计数器。 一般方法；以二、 进制计数器。 将若干个小进制计数器串接成一个大进制计数器。 ① “小→大”：将若干个小进制计数器串接成一个大进制计数器。 个计数器， 若有N1、N2、…Ni共i个计数器，串接后可得N＝N1·N2…Ni 进制计数器。 进制计数器。 串接原则（ 串接原则（以i=2，加计数器为例，如图所示）： 加计数器为例，如图所示）： 计数－ • N1：+1计数－CLK↓ ，N1的值+1； 计数－ • N2：+1计数－N1满，CLK↓ ，N2的值+1， 保持－ 不满， 的值不变。 保持－N1不满，CLK↓，N2的值不变。
1 CLK 计数输入
Q Q1 Q2 Q3 EP 0 C 74160 ET LD (1) CLKD D D D Rd 3 1 2 0 1
1
Q Q1 Q2 Q3 EP 0 C 74160 ET LD (2) CLKD D D D Rd 1 2 3 0 1
进位输出
串行进位方式
EP＝ET＝1：计数状态 端输出变为高电平， 第（1）片每计到9（1001）时C端输出变为高电平，经反相器后 使第（ 端为低电平。下个计数输入脉冲到达后， 使第（2）片的CLK端为低电平。下个计数输入脉冲到达后，第 状态， 端跳回低电平， （1）片计成0（0000）状态，C端跳回低电平，经反相器后使第 片的输入端产生一个正跳变，于是第（ （2）片的输入端产生一个正跳变，于是第（2）片计入1。可 不是同步工作的。 见，在这种接法下两片74160不是同步工作的。
解: 本题中M=100, N1=N2=10, 将两片74160直接按并行进位方式 连接即得一百进制计数器。 连接即得一百进制计数器。 是以并行方式的接法。以第（ 图1是以并行方式的接法。以第（1）片的进位输出C作为第 输入，每当第（ （2）片的EP和ET输入，每当第（1）片计成9（1001）时C变为 信号到达时第（ 片为计数工作状态， 1，下个CLK信号到达时第（2）片为计数工作状态，计入1，而第 端回到低电平。 (1)片计成0（0000），它的C端回到低电平。第（1）片的EP和ET 始终处于计数工作状态。 恒为1，始终处于计数工作状态。
按同步方式串接， 进制计数器。 例2：用三片74160按同步方式串接，构成1000进制计数器。
进位 输出
1
D D D D EP 0 1 2 3 C 74160 ET LD (1) CLK Q Q Q Rd Q
0 1 2 3
D D D D EP 0 1 2 3C 74160 ET LD (2) CLK Q Q Q Rd Q
1 S0 S1 Sa Sa+1 N SM-1 M Sb Sb+1 CLK
译码电路
EP Q0 Q1 Q2 Q3 C 74161 LD ET CLKD0 D1 D2 D3 Rd
1
Sa
接成十进制计数器，十进制计数器的计数循环如图所示。 例：将74161接成十进制计数器，十进制计数器的计数循环如图所示。 Sa 0000→0001 → …… 0110 →0100 1111 M N 1001 Sb 0111 1000 Q3Q2Q1Q0
S0 S1 Sa Sa+1 N SM-1 M Sb Sb+1
如何实现“ b) 如何实现“大→小” Sa→Sb段：让M做计数操作→EP=ET=1，LD'=Rd'=1； 做置数操作（ Sb→Sa段：让M做置数操作（置Sa）→ LD'=0, Rd'=1; 译码。 将Sb从N循环的诸状态中识别出来→对Sb译码。 的构成定式如图所示。 “大→小”的构成定式如图所示。 Q3~Q0 74161功能表 282 功能表P 功能表
1 CLK
EP C ET LD N1 R
d
1 1 1
EP C ET LD N2 R d
1 1
1 CLK Q0 Q1 Q2 Q3 C
2
3
4
5
6
7
8
9
10
1 CLK
EP C ET LD N1 R
d
1 1 1
EP C ET LD N2 R d
1 1
由上可知， 的连接满足串接原则。 由上可知，N1、N2的连接满足串接原则。这种接法对高位计 出现下降沿来实施的。 数/不计数的控制是通过利用低位C出现下降沿来实施的。 来实施的 使用不同的时钟源， 的时钟源不是CLK，故N2建 因N1、N2使用不同的时钟源，N2的时钟源不是 ， 立状态与CLK异步。所以此种方式称为异步方式。 异步。 立状态与 异步 所以此种方式称为异步方式。
同步方式（并行进位方式）（如图所示） ）（如图所示 b. 同步方式（并行进位方式）（如图所示） 的接法与异步方式相同， 操作。 N1的接法与异步方式相同，故N1只做加1操作。 N1的C接N2的EP、ET；N2的LD'=Rd'=1。则在CLK↓时， 已计满） 保持。 若C=1 （计数器N1已计满）则N2加1；若C=0，则N2保持。 由上可知， 的连接满足串接原则。 由上可知，N1、N2的连接满足串接原则。这种接法对高位计 表示计数器计满来实施的。 数/不计数的控制是利用低位C＝1表示计数器计满来实施的。 使用同一时钟源， 因N1，N2使用同一时钟源，故N1、N2建立状态均与CLK同 步。
（3）时序图 1 2 CLK Q0 Q1 Q2 Q3 C
3
4
5
6
7
8
9
10
可以看出： 从C可以看出： 可以看出 表明计数器计满； ① C＝1表明计数器计满； 的时刻。 ② C出现下降沿即为高位加1的时刻。
4. 中规模集成同步十进制加计数器74160 全称：同步十进制可预置数加计数器。 计数结果 全称：同步十进制可预置数加计数器。 电路： 电路：教材P291图6.3.21。 Q Q Q Q 功能表和逻辑符号分别 EP 0 1 2 3 C 计数控制 74160 ET 如图所示： 如图所示： LD
CLK CLK D D1 D2 D3 Rd 0 预置数输入 ET 工作状态 × × 1 0 1 置零 预置数 保持 保持 （但C＝0） 计数
进位输出 预置数 清零
功能表
CLK × × × RD' 0 1 1 1 1 LD' × 0 1 1 1 EP × × 0 × 1
四、N进制计数器(任意进制计数器) 进制计数器(任意进制计数器) 计数结果： 进制数 计数结果：N进制数 N=2, N=10是N进制计数器的特殊情况 是 进制计数器的特殊情况 如：计时: 秒 → 分 → 小时 → 天 → 月 → 年 1. 计数规律 进制数的自然顺序变化，如下图所示。 计数结果按N进制数的自然顺序变化，如下图所示。 循环中的状态总数。 N＝循环中的状态总数。 进位 加 0 → 1 → 2 → 3 → ……N-1 减 N-1 → N-2 → N-3 →……0 借位
1111 /1 0000 /1 1001 /0
/0 /0
1110 0001 /0 0010 /0 0011 /0 0100 /0 0111 /0 0110 /0 0101 /1 /1
Q3Q2Q1Q0 1010 /0 1011 /0 1101
C
1000 /0
1100
结论：如果有无效循环，不能自启动。 结论：如果有无效循环，不能自启动。 出错以后能回来， 通常要求计数器能自启动(出错以后能回来，计数结 果出错可处理) 说明： 说明： ① 计数结果按十进制加变化； 计数结果按十进制加变化； 无效状态没构成循环，此计数器能自启动； ② 无效状态没构成循环，此计数器能自启动； 功能：同步十进制加计数器。 ③ 功能：同步十进制加计数器。
CLK N1 低位 N2 高位 N=N1N2
1 CLK
EP C ET LD N1 R
d
1 1 1
EP C ET LD N2 R d
1 1
74160