数电实验报告1-数电实验报告实验一
数电实验报告一
姓名：谭国榕班级：12电子卓越学号：201241301132实验一逻辑门电路的研究一、任务1．熟悉实验室环境及实验仪器、设备的使用方法。
2．掌握识别常用数字集成电路的型号、管脚排列等能力。
3．熟悉74 LS系列、CMOS 4000B系列芯片的典型参数、输入输出特性。
4．掌握常规数字集成电路的测试方法。
二、实验设备及芯片双踪示波器（DF4321C）1台信号发生器（DF1641B1）1台数字万用表（UT58B）一台数电实验箱1个（自制）芯片2个：74LS04 CD4069 。
三、实验内容1.查阅芯片的PDF文件资料，分清管脚名与逻辑功能的对应关系及对应的真值表。
74LS04：CD4069：2．静态测试验证6非门74LS04、4069逻辑功能是否正常，并用数字万用表测量空载输出的逻辑电平值（含高、低电平）。
结论：由表格可以看出，CD4069输出的高电平比74LS04高，输出的低电平比74LS04低，所以CD4069的噪声容限相对于74LS04来说较大，故其抗干扰能力强。
3．动态测试测逻辑门的传输延迟时间：将74LS04、4069中的6个非门分别串接起来，将函数发生器的输出调为方波，对称，幅度：0－5V，单极性，加至第一个门的输入端，并用示波器的通道1观察；用示波器的通道2观察最后一个非门的输出信号，对比输入输出波形以及信号延迟时间。
调节方波信号：74LS04输出延迟特性：CD4069输出延迟特性：输出延迟时间的实验数据表：结论：74LS04的输出延迟比CD4069的输出延迟要短，说明前者的工作速度比后者快。
4．观察电压传输特性用函数发生器的输出单极性的三角波，幅度控制在5伏，用示波器的X-Y 方式测量TTL 、CMOS 逻辑门的传输特性，记录波形并对TTL 、CMOS 两种类型电路的高电平输出电压、低电平输出电压以及噪声容限等作相应比较。
(1) 调节函数发生器的输出：单极性三角波，对称，幅度：5V ，频率：500Hz ，从函数发生 器的下部50Ω输出端输出信号； 如图：(2) 扫描方式改为X-Y ，CH1、CH2 接地，调光标使其处于左下角附近；(3) CH1 用 2.0V/DIV （DC ），接函数发生器输出（即非门的输入）；CH2 用 0.2V/DIV （DC ），接非门输出。
数电实验报告1
实验一门电路逻辑功能及测试一、实验目的1、熟悉门电路逻辑功能。
2、熟悉数字电路学习机及示波器使用方法。
二、实验仪器及材料1、双踪示波器2、器件74LS00 二输入端四与非门2片74LS20 四输入端双与非门1片74LS86 二输入端四异或门1片74LS04 六反相器1片三、预习要求1、复习门电路工作原理相应逻辑表达示。
2、熟悉所有集成电路的引线位置及各引线用途。
3、了解双踪示波器使用方法。
四、实验内容实验前按学习机使用说明先检查学习机是否正常，然后选择实验用的集成电路，按自己设计的实验接线图接好连线，特别注意Vcc及地线不能接错。
线接好后经实验指导教师检查无误方可通电。
试验中改动接线须先断开电源，接好线后在通电实验。
1、测试门电路逻辑功能。
（1）选用双输入与非门74LS20一只，插入面包板，按图连接电路，输入端接S1~S4(电平开关输入插口)，输出端接电平显示发光二极管（D1~D8任意一个）。
（2）将电平开关按表1.1置位，分别测出电压及逻辑状态。
（表1.1）2、异或门逻辑功能测试（1）选二输入四异或门电路74LS86，按图接线，输入端1﹑2﹑4﹑5接电平开关，输出端A﹑B﹑Y接电平显示发光二极管。
（2）将电平开关按表1.2置位，将结果填入表中。
表 1.23、逻辑电路的逻辑关系（1）选用四二输入与非门74LS00一只，插入面包板，实验电路自拟。
将输入输出逻辑关系分别填入表1.3﹑表1.4。
（2）写出上面两个电路的逻辑表达式。
表1.3 Y=A ⊕B表1.4 Y=A ⊕B Z=AB 4、逻辑门传输延迟时间的测量用六反相器（非门）按图1.5接线，输80KHz 连续脉冲，用双踪示波器测输入，输出相位差，计算每个门的平均传输延迟时间的tpd 值 ： tpd=0.2μs/6=1/30μs 5、利用与非门控制输出。
选用四二输入与非门74LS00一只，插入面包板，输入接任一电平开关，用示波器观察S 对输出脉冲的控制作用:一端接高有效的脉冲信号，另一端接控制信号。
数电实验报告
一，实验结果分析实验一：Quartus II 原理图输入法设计（2）实验名称：设计实现全加器实验任务要求：用实验内容（1）中生成的半加器模块和逻辑门设计实现一个全加器，仿真并验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
原理图：仿真波形图：仿真波形图分析：输入a,b代表加数与被加数，输入c代表低位向本位的进位。
输出s代表本位和，输出co代表向高位的进位。
可得真值表为：实验三：用VHDL设计与实现时序逻辑电路（3）实验名称：连接8421计数器，分频器和数码管译码器实验任务要求：用VHDL语言设计实现一个带异步复位的8421码十进制计数器，分频器的分频系数为25k，并用数码管显示数字。
VHDL代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity div isport(clk1 : in std_logic;clk_out : out std_logic);end;architecture d of div issignal cnt : integer range 0 to 12499999;signal clk_tmp : std_logic;beginprocess(clk1)beginif (clk1'event and clk1='1') thenif cnt=12499999 thencnt<=0;clk_tmp<= not clk_tmp;elsecnt<=cnt+1;end if;end if;end process;clk_out<=clk_tmp;end;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count10 ISPORT(clk2,clear2:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END count10;ARCHITECTURE count OF count10 ISSIGNAL q_temp:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk2,clear2)BEGINIF clear2='1' THEN q_temp<="0000";ELSIF (clk2'event AND clk2='1') THENIF q_temp="1001" THENq_temp<="0000";ELSEq_temp<=q_temp+1;END IF;END IF;END PROCESS;q<=q_temp;END count;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY seg7 ISPORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0); b: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat1:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );END seg7;ARCHITECTURE show OF seg7 ISBEGINPROCESS(a)BEGINCASE a ISWHEN"0000"=>b<="1111110";WHEN"0001"=>b<="0110000";WHEN"0010"=>b<="1101101";WHEN"0011"=>b<="1111001";WHEN"0100"=>b<="0110011";WHEN"0101"=>b<="1011011";WHEN"0110"=>b<="1011111";WHEN"0111"=>b<="1110000";WHEN"1000"=>b<="1111111";WHEN"1001"=>b<="1111011";WHEN OTHERS=>B<="0000000";END CASE;END PROCESS;cat1<="111011";END show;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jishuqi8421 isport(clk,clear:IN STD_LOGIC;cout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );end jishuqi8421;architecture ji of jishuqi8421 iscomponent div25mport(clk1 : in std_logic;clk_out : out std_logic);end component;component count10PORT(clk2,clear2:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); end component;component seg7PORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0); b: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat1:OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );end component;signal c:std_logic;signal d:std_logic_vector(3 downto 0);beginu1:div port map(clk1=>clk,clk_out=>c);u2:count10 port map(clk2=>c,clear2=>clear,q=>d); u3:seg7 port map(a=>d,b=>cout,cat1=>cat);end ji;仿真波形图：（由于实际使用的50000000分频不方便仿真，仿真时使用12分频）仿真波形图分析：每隔12个时钟信号计数器的值会增加1，直到计数器的值为9时，再次返回0计数。
数字电子技术 实验报告
实验一组合逻辑电路设计与分析1.实验目的（1）学会组合逻辑电路的特点；（2）利用逻辑转换仪对组合逻辑电路进行分析与设计。
2.实验原理组合逻辑电路是一种重要的数字逻辑电路：特点是任何时刻的输出仅仅取决于同一时刻输入信号的取值组合。
根据电路确定功能，是分析组合逻辑电路的过程，一般按图1-1所示步骤进行分析。
图1-1 组合逻辑电路的分析步骤根据要求求解电路，是设计组合逻辑电路的过程，一般按图1-2所示步骤进行设计。
图1-2 组合逻辑电路的设计步骤3.实验电路及步骤（1）利用逻辑转换仪对已知逻辑电路进行分析。
a.按图1-3所示连接电路。
b.在逻辑转换仪面板上单击由逻辑电路转换为真值表的按钮和由真值表导出简化表达式后，得到如图1-4所示结果。
观察真值表，我们发现：当四个输入变量A,B,C,D中1的个数为奇数时，输出为0，而当四个输入变量A,B,C,D 中1的个数为偶数时，输出为1。
因此这是一个四位输入信号的奇偶校验电路。
图1-4 经分析得到的真值表和表达式（2）根据要求利用逻辑转换仪进行逻辑电路的设计。
a.问题提出：有一火灾报警系统，设有烟感、温感和紫外线三种类型不同的火灾探测器。
为了防止误报警，只有当其中有两种或两种以上的探测器发出火灾探测信号时，报警系统才产生报警控制信号，试设计报警控制信号的电路。
b.在逻辑转换仪面板上根据下列分析出真值表如图1-5所示：由于探测器发出的火灾探测信号也只有两种可能，一种是高电平（1），表示有火灾报警；一种是低电平（0），表示正常无火灾报警。
因此，令A、B、C分别表示烟感、温感、紫外线三种探测器的探测输出信号，为报警控制电路的输入、令F 为报警控制电路的输出。
图1-5 经分析得到的真值表（3）在逻辑转换仪面板上单击由真值表到处简化表达式的按钮后得到最简化表达式AC+AB+BC。
4.实验心得通过本次实验的学习，我们复习了数电课本关于组合逻辑电路分析与设计的相关知识，掌握了逻辑转换仪的功能及其使用方法。
数电实验报告【武大电气】
数字电路实验报告专业:电气工程与自动化实验一：组合逻辑电路分析一．实验目的1．熟悉大体逻辑电路的特点。
2．熟悉各类门的实物元件和元件的利用和线路连接。
3．学会分析电路功能.二．实验原理1．利用单刀双掷开关的双接点，别离连接高电平和低电平，开关的掷点不同，门电路输入的电平也不同。
2．门电路的输出端连接逻辑指示灯，灯亮则输出为高电平，灯灭则输出低电平。
3．依次通过门电路的输入电平与输出电平，分析门电路的逻辑关系和实现的逻辑功能。
三．实验元件1．74LS00D2．74LS20D四．实验内容(1)实验内容一：a.实验电路图：由上述实验电路图接线，在开关A B C D选择不同组合的高低电平时，通过对灯X1亮暗的观察，可得出上图的逻辑真值表。
b、逻辑电路真值表：实验分析：•=AB+CD ，一样，由真值表也能推出此由实验逻辑电路图可知：输出X1=AB CD方程，说明此逻辑电路具有与或功能。
(2)实验内容2：密码锁a.实验电路图：D 接着通过实验，改变A B C D 的电平，观察灯泡亮暗，得出真值表如下： b.真值表：实验分析：由真值表（表）可知：当ABCD为1001时，灯X1亮，灯X2灭；其他情况下，灯X1灭，灯X2亮。
由此可见，该密码锁的密码ABCD为1001.因此，可以取得：X1=ABCD，X2=1X。
五．实验体会：1. 这次实验应该说是比较简单，只用到了两种不同的与非门组成一些大体的逻辑电路。
2. 分析组合逻辑电路时，可以通过逻辑表达式，电路图和真值表之间的彼此转换已抵达实验所要求的目的结果。
3. 咱们组在这次实验进程中出现过连线正确但没出现相应的实验结果的情况。
后经分析发现由于实验器材利用的次数较多，有些器材有所损坏，如一些导线表面是好的，其实内部损坏，因此意识到了连接线路时一是要注意器材的选取，二是在接线前必然注意检查各元件的好坏。
实验二：组合逻辑实验(一)半加器和全加器一．实验目的：熟悉几种元器件所带的门电路，掌握用这些门电路设计一些简单的逻辑组合电路的方式。
数电实验报告
一、实验名称1. 实验一QuartusⅡ原理图输入法设计与实现2. 实验二用VHDL设计与实现组合逻辑电路（一）3. 实验三用VHDL设计与实现时序逻辑电路（二）4.实验四用VHDL设计与实现时序逻辑电路（三）(数码管动态扫描控制器)二、实验任务要求1.实验一:○1用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元；○2用上面生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号；○3用3线-8线译码器（74LS138）和逻辑门设计实现函数F=CBA+CBA+CBA+CBA，仿真验证其功能，并下载到实验班测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号；2.实验二：○1用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个…1‟时，输出为…1‟，否则输出为…0‟，仿真验证其功能，并下载到实验板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号；○2用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能，并下载到实验板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号；○3用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能，并下载到实验班测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号；3.实验三：○1用VHDL语言设计实现一个分频系数为12，分频输出信号占空比为50%的分频器。
要求在Quartus Ⅱ平台上设计程序并仿真验证设计；○2用VHDL语言设计实现一个带异步复位的8421码十进制计数器，仿真验证其功能，并下载到实验板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号；○3将分频器、8421十进制计数器、数码管译码器3个电路进行连接并下载测试。
4.实验四：○1用VHDL语言设计并实现六个数码管串行扫描电路，要求同时显示0、1、2、3、4、5这6个不同的数字图形到6个数码管上，仿真验证其功能，并下载到实验板测试；（必做）○2用VHDL语言设计并实现六个数码管循环左滚动，时钟点亮6个数码管，坐出右进，状态为：012345→123450→234501→345012→450123→501234→012345；（选做）○3用VHDL语言设计并实现六个数码管向左滚动，用全灭的数码管填充右边，直至全部变灭，然后再一次从右边一个一个地点亮。
数电实验报告1
实验一定时器一、实验目的：按电路图 1的要求用 555 时基集成电路及相关元器件，构成“定时器”，在“面包板上”焊接实际电路，并调试出正确结果。
二、实验内容与原理：接通电源后， 555 的引脚 2为高电位，引脚 3 输出为低电位，晶体管9013 为截止状态，集电极没有电流通过，发光管 LED 不发光；当 K2 按下后，引脚 2 为低电位，使引脚 3 输出为高电位，进而使晶体管 9013为通导状态，使发光管 LED 发光，同时引脚 2 为低电位，使引脚 6、7拉成低电位，定时开始，由于电源通过47K电阻和 100K 电位器给引脚 6、7所接的 47μ电容充电，经过一段充电时间后，47μ电容的电压降增加，使引脚6、7由低电位变为高电位，又使引脚 3 输出为低电位，使晶体管 9013 又变为截止状态，发光管 LED 不发光。
发光管LED发光的时间为延迟定时时间，当改变100K电位器的数值时，即改变对47μ电容充电电流，充电电流大，可缩小对 47μ电容充电时间，充电电流小，可延长对 47μ电容充电时间，使引脚 6、7由低电位变成高电位的时间发生改变，从而100K电位器可用来调整延迟时间。
由定时器的引脚3引出电信号，或在发光二极管处，换成继电器，就可接在其它应用定时器的电子线路中去。
定时器的线路图由下图所示：图1 定时器线路图三、实验器材：直流稳压电源、数字万用表、面包板、555定时器、发光二极管、三极管、轻触开关、电阻（10kΩ两个、560Ω一个、51kΩ一个）、滑动变阻器（100kΩ一个）、电解电容（47uF一个、100uF一个）、电容（0.01uF一个）、Multisim软件四、实验原理根据 555 电路的基本特性，搭建延时器和振荡器实现定时器。
五、实验步骤：1 ．按电路要求在面包板上插接实际电路。
2 ．检查无误后，正确接通 5 伏电源。
3 ．出现问题，仔细寻找原因，纠正错误，调整好电路。
六、实验数据及结果分析:接通电源，按下开关后，发光二极管上有电流流过，二极管发光；一段时间后，二极管熄灭。
数电实验报告实验一心得
数电实验报告实验一心得引言本实验是数字电路课程的第一次实验，旨在通过实际操作和观察，加深对数字电路基础知识的理解和掌握。
本次实验主要涉及布尔代数、逻辑门、模拟开关和数字显示等内容。
在实验过程中，我对数字电路的原理和实际应用有了更深入的了解。
实验一：逻辑门电路的实验实验原理逻辑门是数字电路中的基本组件，它能够根据输入的布尔值输出相应的结果。
常见的逻辑门有与门、或门、非门等。
本次实验主要是通过搭建逻辑门电路实现布尔函数的运算。
实验过程1. 首先，我按照实验指导书上的电路图，使用示波器搭建了一个简单的与门电路。
并将输入端连接到两个开关，输出端连接到示波器，以观察电路的输入和输出信号变化。
2. 其次，我打开示波器，观察了两个开关分别为0和1时的输出结果。
当两个输入均为1时，示波器上的信号为高电平，否则为低电平。
3. 我进一步观察了两个开关都为1时的输出信号波形。
通过示波器上的脉冲信号可以清晰地看出与门的实际运行过程，验证了实验原理的正确性。
实验结果和分析通过本次实验，我成功地搭建了一个与门电路，并观察了输入和输出之间的关系。
通过示波器上的信号波形，我更加直观地了解了数字电路中布尔函数的运算过程。
根据实验结果和分析，我可以总结出：1. 逻辑门电路可以根据布尔函数进行输入信号的运算，输出相应的结果。
2. 在与门电路中，当输入信号均为1时，输出信号为1，否则为0。
3. 示例器可以实时显示电路的输入和输出信号波形，方便实验者观察和分析。
结论通过本次实验，我对数字电路的基本原理和逻辑门电路有了更深刻的理解。
我学会了如何搭建逻辑门电路，并通过示波器观察和分析输入和输出信号的变化。
这对我进一步理解数字电路的设计和应用具有重要意义。
通过实验，我还锻炼了动手操作、实际观察和分析问题的能力。
实验过程中，需要认真对待并细致观察电路的运行情况，及时发现和解决问题。
这些能力对于今后的学习和研究都非常重要。
总之，本次实验让我更好地理解了数字电路的基本原理和应用，提高了我的实验能力和观察分析能力。
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实验一门电路逻辑功能及测试
一、实验目得
1、熟悉门电路逻辑功能。
2、熟悉数字电路学习机及示波器使用方法。
二、实验仪器及材料
1、双踪示波器
2、器件
７4LＳ00 二输入端四与非门２片
7４ＬS20 四输入端双与非门1片
７４ＬS8６二输入端四异或门1片
74LS０4 六反相器1片
三、预习要求
1、复习门电路工作原理相应逻辑表达示。
2、熟悉所有集成电路得引线位置及各引线用途。
３、了解双踪示波器使用方法。
四、实验内容
实验前按学习机使用说明先检查学习机就是否正常,然后选择实验用得集成电路，按自己设计得实验接线图接好连线,特别注意Vcc及地线不能接错。
线接好后经实验指导教师检查无误方可通电。
试验中改动接线须先断开电源,接好线后在通电实验。
1、测试门电路逻辑功能。
（1）选用双输入与非门74ＬＳ20一只，插入面包板,按图
连接电路,输入端接S1~Ｓ4(电平开关输入插口),输
出端接电平显示发光二极管(D1～D８任意一个）。
（2)将电平开关按表1、1置位,分别测出电压及逻辑状态。
(表1、１)
2、异或门逻辑功能测试
(1)选二输入四异或门电路74LS86,按图接线,输入端１﹑2﹑4﹑5接电平开关,输出端Ａ﹑B﹑Ｙ接电平显示发光二极管。
(2)将电平开关按表1、２置位，将结果填入表中。
表1、2
3、逻辑电路得逻辑关系
(1)选用四二输入与非门74LS0０一只,插入面包板，实验电路自拟。
将输入输出逻辑关系分
别填入表1、3﹑表1、4。
(２）写出上面两个电路得逻辑表达式。
表1、３ Y=A ⊕B
表1、4 Y=A ⊕B Ｚ=AB 4、逻辑门传输延迟时间得测量
用六反相器(非门)按图1、5接线,输80KHz 连续脉冲,用双踪示波器测输入，输出相位差,计算每个门得平均传输延迟时间得ｔｐd 值 :
tpd ＝０、２μｓ/6=1/30μｓ 5、利用与非门控制输出。
选用四二输入与非门74LS00一只,插入面包板，输入接任一电平开关，用示波器观察Ｓ对输出脉冲得控制作用:
一端接高有效得脉冲信号,另一端接控制信号。
只有控制信号端为高电平时,脉冲信号才能通过。
这就就是与非门对脉冲得控制作用。
6.用与非门组成其她门电路并测试验证 (1)组成或非门。
用一片二输入端与非门组成或非门 Y = Ａ+ B = A • Ｂ
画出电路图,测试并填表1、5 中。
表1、5
图如下：
（2）组成异或门 ① 将异或门表达式转化为与非门表达式。
A ⊕B=｛[(ＡＡ)＇B]'［Ａ(
B Ｂ）＇]}＇
② 画出逻辑电路图。
③ 测试并填表1、6。
表1、6
问题:
１、怎样判断门电路逻辑功能就是否正常？
答：(１）按照门电路功能,根据输入与输出,列出真值表。
(2)按真值表输入电平，查瞧它得输出就是否符合真值表。
（3)所有真值表输入状态时,它得输出都就是符合真值表,则门电路功能正常;否则门电路功能不正常。
2、与非门一个输入接连续脉冲,其余端什么状态时允许脉冲通过？什么状态时禁止脉冲通过?
答：与非门接髙电平则其她信号可以通过，接低电平则输出恒为0,与非门得真值表就是“有0出１,全１出0”。
所以一个输入接时钟,就就是用时钟控制与非门,当时钟脉冲为高电平时，允许信号通过，为低电平时关闭与非门。
3、异或门又可称可控反向门,为什么？
答:因为当两输入端电平相同时,输出低电平０;当两输入端电平不同时,输出为１;这样就可以保证以上两种情况下,输入端信号可以同时取反相变化,而不改变逻辑门得状态。
其输入端得信号得相位就是可以控制得,不影响逻辑门状态,故异或门又称位可控反相门。