DDR2-SDRAM操作时序规范
SDRAM及DDR1、DDR2原理简介及设计规则_20150727
DDR差分时钟优势
All address and control input signals are sampled on the crossing of the positive edge of CK and negative edge of CK. Output (read) data is referenced to the crossings of CK and CK (both directions of crossing). 由于数据是在 CK 的上下沿触収，造成传输周期缩短了一半，因此必须要保证 传输周期的稳定以确保数据的正确传输，这就要求 CK 的上下沿 间距要有精确 的控制。但因为温度、电阻性能的改变等原因，CK上下沿间距可能収生变化， 此时不其反相的 CK#就起到纠正的作用（CK上升快下降慢，CK# 则是上升慢下 降快）。
CS#：Chip select，片选信号，低电平时则该信号连接芯片有效，反之无效
CS# enables (registered LOW) and disables (registered HIGH) the command decoder.
CAS#, RAS#,WE#：Command inputs，命令信号，均为低电平有效
等长规则（一般一对一，多颗SDRAM的情况优先选择T拓扑）
DQ DQM CLK ADDR/CTRL/CMD
尽量等长，以CLK为基 准，控制±200mil
内容
概述 SDRAM简介及设计规则 DDR1简介及设计规则 DDR2简介及设计规则 总结
14
DDR内部结构
CLK为差分信号； 增加了单端DQS； Data Mask为DM；
VDD：Power supply，芯片供电电源
SDRAM——3.3V ±0.3V.
DDR2-SDRAM 的关键指导手册
DIMM ：双列直插式存储模块（dual In-line memory module）DDR 地址、片选及其他控制线：单端阻抗50欧。
应走成菊花链状拓扑，可比ddrclk 线长1000－2500mil，绝对不能短。
图1 菊花链拓扑和fly-byDDR 数据线，ddrdqs，ddrdm 线：单端阻抗50欧，最好在同一层布线。
数据线与时钟线的线长差控制在50mil 内。
其中要特别注意DQS的走线，要满足3W规则。
PCB布线顺序：数据线-> 地址线-> 控制线-> 时钟。
其中数据线包括DQ/DQS/DM，它们都是在时钟的双沿发生操作。
当有两片DDR PHY时，电源输入不提倡使用链接方式，即从一个PHY输入，然后从该PHY引出直接接入下一个PHY，这样容易造成下一个PHY引入前面PHY所产生的噪声，并且如加入隔离电感的话，致使下一个PHY的电压降过低，影响其正常工作。
合适方法是：在电源走线的开头分成两路，类似并联的方法，两路走线长度相似，加入相同的退耦电路。
DDR各信号线的上拉电压（Vtt）也采用供电电压的布局和走线，还有就是Vtt采用独立的电压变换器，而不是从供电电源电阻分压得来。
在信号过孔附近缺少返回路径的情况下，则此信号过孔会大大增高其阻抗。
可以在过孔周围增加四个地过孔，减少时延降低串扰的一个规则是，并行走线的间距大于走线到地平面的距离的两倍。
在DDR的设计上有三类电源，它们是VDD、VTT和Vref。
VDD的容差要求是5% 。
Vref要求更加严格的容差性，但是它承载着比较小的电流。
显然，它只需要很窄的走线，且通过一两个去耦电容就可以达到目标阻抗的要求。
由于Vref相当重要，所以去耦电容的摆放尽量靠近器件的管脚。
将Vref的去耦电容靠近Vref管脚摆放；Vtt的去耦电容摆放在最远的一个SDRAM外端；VDD 的去耦电容需要靠近器件摆放BGA拉线注意整齐美观，DDR信号分组走，同组走同层，过孔数及过孔位置保持一致。
SDRAM的相关时序参数设置(精)
在我们一般用的什么 SRAM 啊, PSRAM 啊, RAM 啊, 一般而言都是有多少根地址线, 然后可以算出寻址空间, 比如有 11根地址线, 那寻址空间就是 2的 11次方减 1。
但是 SDRAM 是分列地址和行地址的, 行、列地址线是复用的, 所以有时候我们看到说寻址空间有多大多大,但是看看地址线怎么就那么几根啊,呵呵。
SDRAM 一般还有 2根 BANK 的线,分成 4个 BANK ,在有的处理器的 SDRAM 控制模块中,这两根线可能映射到地址线的某两根去。
一般芯片常按照以下方式写芯片的配置,比如 4Meg x 4 x 16,那这个芯片就是 256Mbits 。
其中 16指数据线是 16根,中间一个 4是只分 4个 BANK , 每个 BANK 是 4Meg 。
SDRAM CAS Latency Time(内存 CAS 延迟时间可选项:2, 3。
内存 CAS (Column Address Strobe, 列地址选通脉冲延迟时间控制 SDRAM 内存接收到一条数据读取指令后要等待多少个时钟周期才实际执行该指令。
同时该参数也决定了在一次内存突发传送过程中完成第一部分传送所需要的时钟周期数。
这个参数越小,则内存的速度越快。
在 133MHz 频率下,品质一般的兼容内存大多只能在 CAS=3下运行,在 CAS=2下运行会使系统不稳定、丢失数据甚至无法启动。
CAS 延迟时间是一个非常重要的内存参数,对电脑性能的影响比较大, Intel 与 VIA 就 PC133内存规范的分歧也与此参数有关, Intel 认为 PC133内存应能稳定运行于 133MHz 频率、 CAS=2下, 而 VIA 认为 PC133内存能稳定运行于 133MHz 频率即可, 并未特别指定 CAS 值, 因此 Intel 的规范更加严格, 一般只有品牌内存才能够满足此规范,所以大家感觉 Intel 的主板比较挑内存。
SDRAM Cycle Time Tras/Trc(内存 Tras/Trc时钟周期可选项:5/7, 7/9。
altera-ddr2-sdram-ip核参数设置及读写时序
1、Uniphy 整体框图：2、存储控制器连接图PHY的时钟与复位信号1、pll_ref_clk：PLL参考时钟输入。
2、global_reset_n：全局复位信号，对PLL和PHY里的所有逻辑单元进行复位。
3、soft_reset_n:软复位信号，对phy复位，不对PLL复位。
当soft_reset_n为低时，输出的afi_reset_n信号也为低。
3、各个模块间的接口信号3、1控制器与用户接口间使用的Avalon相关信号线：下表是本地接口信号，在altera例化的IP核里，本地用户接口使用的是avalon总线➢Local_addr：指的是用户接口端的地址线，位宽计算方法如下：1）当只使用1pcs 外部存储器时：位宽=bank位宽+行位宽+列位宽-1；2）当使用多片片外存储器时：位宽=芯片位宽+bank位宽+行位宽+列位宽-1；计算位宽时减1 是因为用户数据接口宽度是memory侧数据宽度的两倍（memory侧是在时钟的上升和下降沿都收发数据，而用户侧只在时钟的上升沿收发数据，假如用户读写数据的时钟频率与memory侧的数据频率相同，那么，在时钟上升沿来时，用户侧发送的数据位宽应是memory 侧数据位宽的两倍）。
➢local_be：字节使能信号（用于向控制器写数据时），与memory侧的DM（data mask ）信号作用一样，比如，当想使local_data的某8位数据无效，将local_be的对应位置0即可。
➢local_burstbegin：本地突发开始信号，当avalon总线开始突发读写时，将此信号置位‘1’。
（使用条件：本地接口是avalon总线，且memory侧的突发长度大于2）➢local_size:本地突发长度，即连续读或写的local_data个数。
长度不能超过ddr ip核里配置的maximum avalon- mm burst length的长度。
➢local_wdata:本地写数据。
SDRAM的相关时序参数设置
SDRAM的相关时序参数设置SDRAM（Synchronous Dynamic Random Access Memory）是一种高速的内存类型，它与处理器进行同步工作，提供快速的数据传输和读写能力。
SDRAM的性能受到各种时序参数的影响，正确设置这些参数对于系统的稳定性和性能至关重要。
下面将详细介绍SDRAM的各个时序参数及其设置方法。
1. 刷新周期（Refresh Cycle）SDRAM是一种动态存储器，需要定期进行刷新操作。
SDRAM芯片上的一个刷新周期包括多个刷新行为，以保持内存中的数据。
刷新周期由刷新间隔（Refresh Interval）和刷新行数（Number of Refreshes）两个参数决定。
刷新间隔表示两次刷新之间的时间间隔，通常以行数或毫秒计算；刷新行数表示每次刷新执行的行数。
刷新周期的设置应该满足芯片厂商的规格要求，并考虑到系统的稳定性和性能需求。
2. CAS延迟（CAS Latency）CAS延迟是SDRAM的一项重要参数，表示从引脚触发读操作时到真正开始执行读操作之间的时间延迟。
CAS延迟的设置影响总线的延迟时间和读取速度。
较低的CAS延迟值可以提高性能，但可能会增加系统的稳定性问题。
在选择CAS延迟值时，需要根据具体平台的要求和SDRAM芯片的规格进行合理设置。
3. RAS到CAS延迟（RAS to CAS Delay）RAS到CAS延迟表示从行地址选定到列地址选定期间的时间延迟。
它是影响SDRAM读取性能的另一个重要参数。
较低的RAS到CAS延迟值可以提高读取速度，但可能会增加系统稳定性问题。
在设置RAS到CAS延迟值时，需要综合考虑平台要求、SDRAM芯片规格和稳定性需求。
4. 前导延迟（Precharge Delay）前导延迟是指当一个行被关闭之后，必须等待一段时间才能执行新的行访问操作。
较低的前导延迟值可以减少访问延迟，提高系统性能，但可能会增加稳定性问题。
ddr时序
DDR 内存既然叫做双倍速率SDRAM（Dual date rate SDRSM），就是说是SDRAM的升级换代产品。
从技术上分析，DDR SDRAM最重要的改变是在界面数据传输上，其在时钟信号上升缘与下降缘时各传输一次数据，这使得DDR的数据传输速率为传统SDRAM的两倍。
那么大家就应该知道了，我们所说的DDR400，DDR333，DDR266，他们的工作频率其实仅为那些数值的一半，也就是说DDR400工作频率为200MHz。
FSB与内存频率的关系首先请大家看看表一：FSB(Front Side Bus：前端总线)和内存比率与内存实际运行频率的关系。
FSB/MEM比率实际运行频率1/01200MHz1/02100MHz2/03133MHz3/04150MHz3/05120MHz5/06166MHz7/10140MHz9/10180MHz对于大多数玩家来说，FSB和内存同步，即1:1(DFI 用1/01表示)是使性能最佳的选择。
而其他的设置都是异步的。
同步后，内存的实际运行频率是FSBx2，所以，DDR400的内存和200MHz的FSB正好同步。
如果你的FSB为240MHz，则同步后，内存的实际运行频率为240MHz x 2 = 480MHz。
表2更详尽列出了FSB与不同速度的DDR内存之间正确的设置关系强烈建议采用1：1的FSB与内存同步的设置，这样可以完全发挥内存带宽的优势。
Command Per Clock(CPC)可选的设置：Auto，Enable(1T)，Disable(2T)。
Command Per Clock(CPC：指令比率，也有翻译为：首命令延迟)，一般还被描述为DRAM Command Rate、CMD Rate等。
由于目前的DDR内存的寻址，先要进行P-Bank的选择（通过DIMM上CS片选信号进行），然后才是L-Bank/行激活与列地址的选择。
这个参数的含义就是指在P-Bank选择完之后多少时间可以发出具体的寻址的L-Bank/行激活命令，单位是时钟周期。
DDR与DDR-II深刻理解.
DDR 与DDR-IIDDR SDRAMDDR SDRAM全称为Double Data Rate SDRAM，中文名为“双倍数据流SDRAM”。
DDR SDRAM在原有的SDRAM的基础上改进而来。
图1一、DDR 的基本原理以MICRON的MT46V64M16（16 Meg x 16 x 4 Banks）为例，其时序图如下所示：图2 DDR读操作时序图从中可以发现它多了两个信号：CK#与DQS，CK#与正常CK时钟相位相反，形成差分时钟信号。
而数据的传输在CK与CK#的交叉点进行，可见在CK的上升沿与下降沿都有数据被触发，从而实现DDR。
在此，我们可以说通过差分信号达到了DDR的目的，甚至讲CK#帮助了第二个数据的触发，但这只是对表面现象的简单描述，从严格的定义上讲并不能这么说。
之所以能实现DDR，还要从其内部的改进说起。
图3 DDR内部结构图从图中可以看出，其前半部分与SDRAM的结构基本相同，红色框图部分即为比SDRAM多出的部分。
首先不同之处就是内部的Bank control logic规格。
SDRAM中Bank control logic存储单元的容量与芯片位宽相同，但在DDR中Bank control logic存储单元的容量是芯片位宽的一倍。
也因此，真正的行、列地址数量也与同规格SDRAM不一样了。
以本芯片为例，在读取时，Bank control logic在内部时钟信号的触发下一次传送32bit的数据给读取锁存器，再分成2路16bit 数据传给复用器，由后者将它们合并为一路16bit数据流，然后由发送器在DQS的控制下在外部时钟上升沿与下降沿分两次传输16bit的数据给北桥。
这样，如果时钟频率为100MHz，那么在I/O端口处，由于是上下沿触发，那么就是传输频率就是200MHz。
这种内部存储单元容量（也可以称为芯片内部总线位宽）=2×芯片位宽（也可称为芯片I/O 总线位宽）的设计，就是所谓的两位预取（2-bit Prefetch），有的公司则贴切的称之为2-n Prefetch（n代表芯片位宽）。
内存的原理和时序(SDRAM、DDR、DDR-Ⅱ、Rambus_DRAM)---上
内存的原理和时序（SDRAM、DDR、DDR-Ⅱ、Rambus DRAM）目录序言第一章 SDRAM的原理和时序1.1 SDRAM内存模组的物理Bank与芯片位宽1.1.1 物理Bank1.1.2 芯片位宽1.2 SDRAM的逻辑Bank与芯片容量表示方法1.2.1 逻辑Bank 与芯片位宽1.2.2 内存芯片的容量1.2.3 与芯片位宽相关的DIMM 设计1.3 SDRAM的引脚与封装1.4 SDRAM芯片初始化、行有效、列读写时序1.4.1 芯片初始化1.4.2 行有效1.4.3 列读写1.5 SDRAM的读/写时序与突发长度1.5.1 数据输出（读）1.5.2 数据输入（写）1.6 预充电1.7 刷新1.8 数据掩码1.9 SDRAM的结构、时序与性能的关系1.9.1 影响性能的主要时序参数1.9.2 增加PHR 的方法1.9.3 增加PFHR 的方法1.9.4 内存结构对PHR 的影响1.9.5 读/写延迟不同对性能所造成的影响1.9.6 BL 对性能的影响1.10 仓库物语第二章 DDR SDRAM的原理和时序2.1 DDR的基本原理2.2 DDR SDRAM 与SDRAM 的不同2.3 差分时钟2.4 数据选取脉冲（DQS）2.5 写入延迟2.6 突发长度与写入掩码2.7 延迟锁定回路（DLL）第三章 DDR-Ⅱ的原理和新技术3.1 DDR-Ⅱ内存结构3.2 DDR-Ⅱ的新操作与新时序设计3.2.1 片外驱动调校（OCD，Off-Chip Driver） 3.2.2 片内终结（ODT，On-Die Termination） 3.2.3 前置CAS、附加潜伏期与写入潜伏期3.3 DDR-Ⅱ未来发展3.3.1 DDR-Ⅱ的发展计划3.3.2 DDR-Ⅱ时代的封装技术第四章 Rambus DRAM的原理4.1 RDRAM 简介4.2 RDRAM 的结构简介4.2.1 RDRAM的L-Bank 结构4.2.2 RDRAM的主要特点4.3 RDRAM 的具体操作与相关技术4.3.1 初始化与命令包4.3.2 操作时序计算4.3.3 写入延迟与掩码操作4.3.4 多通道技术与多通道模组 4.3.5 黄石技术4.4 延迟与总线利用率的比较4.5 未来竞争展望第五章 内存模组介绍5.1 Unb 与Reg-DIMM 的区别5.2 DIMM 引脚的基本设计5.3 QBM 型DIMM5.4 模组的堆叠装配序言作为电脑中必不可少的三大件之一（其余的两个是主板与CPU），内存是决定系统性能的关键设备之一，它就像一个临时的仓库，负责数据的中转、暂存……不过，虽然内存对系统性能的至关重要，但长期以来，DIYer并不重视内存，只是将它看作是一种买主板和CPU 时顺带买的“附件”，那时最多也就注意一下内存的速度。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
注意 : 要谨慎使用此图.此图只是提供了所有可能的状态和状态见转换的控制命令 ,而非全部细节.实际使用过程中可能出现的包括不止一 个簇，激活或禁止片内终结电阻，进入或结束断电状态等情况，这些情况的细节并没有全部列入上面的状态转换图 。
2
Device Operations
DDR2 SDRAM
基本功能
*1 : A13现在保留，以后备用，设置模式寄存器时要设为0。 BA2 和 A14 对于 512Mb DDR2不使用,但对于 1Gb 和2Gb DDR2 SDRAMs使用. A15 保留，以被后用
*2 : WR（自动预充电的写恢复时间 )的最小值由 tCK的最大值决定，而WR最大值由 tCK 最小值决定. WR 的计算方法是看tWR 有几个时钟 周期，如果是小数，则进位为大一的整数(WR[cycles] = tWR(ns)/tCK(ns)). 模式寄存器必须编程为这个值 . 同样的方法用 tRP决定 tDAL.
3
Device Operations
DDR2 SDRAM
上电后的初始化时序图
tCHtCL
CK
/CK
tIS
CKE
ODT
Command
NOP
PRE ALL
EMRS
MRS
PRE ALL
REF
400ns
tRP
tMRD
tMRD
tRP
DLL EN AB LE
DLL RESET
tRFC
REF
tRFC
min. 200 Cycle
Device Operations
DDR2 SDRAM
DDR2 SDRAM 扩展模式寄存器设定
EMRS(1)
扩展模式寄存器(1) 存储着激活或禁止DLL的控制信息, 输出驱动强度, ODT 值的选择 和附加延迟等信息. 扩展寄存器（1）的默认值没有被定义, 因此， 上电之后，扩展模式寄存器 （1）的值必须按正确的步骤来设定 。 写扩展模式寄存器（1）是通过拉低CS, RAS, CAS, WE ，置袄 BA0, 同时控制地址线 A0 ~ A13的状态。 在写扩展模式寄存器（1）之前，DDR2 SDRAM 应该通过将 CKE拉高完成所有簇的预充电。扩展模式寄存器（1）设定命令的命令周 期 (tMRD)必须满足完成对扩展模式寄存器 （1）的写操作。在进行正常操作时，只要所有的簇都已经处于预充电完成状态 ，扩展模式寄存器（1）都可以使 用同一命令重新设定.. A0控制着DLL 激活或禁止。 A1被用于激活数据输出驱动能力为一半 。A3~A5 决定着附加延迟, A2和 A6 用语 ODT 值的选定, A7~A9 用于控制 OCD, A10 被用于禁止 DQS#， A11 被用于 RDQS 的激活。
- VDD*2, VDDL*2 和 VDDQ必须由同一个电源芯片供电 , 并且 - VTT 最大只能到 0.95 V, 并且 - Vref 要时刻等于 VDDQ/2.，紧跟VDDQ变化。
或者
-在给 VDDL上电的同时或之前就给VDD*2.上电 -在给 VDDQ上电的同时或之前就给 VDDL*2上电 -在给VTT & VREF上电的同时或之前就给 VDDQ上电.
mode
0
Normal
1
Test
A3
Burst Type
0
Sequential
1
Interleave
Burst Length A2 A1 A0 BL 010 4 011 8
自动预充电的写恢复时间
A12
主动下电结束
时间
0
快速结束(use tXARD)
1 慢速结束(use tXARDS)
A11 A10 A9 WR(周期)
EMRS(2)
扩展模式寄存器r(2)控制着刷新和相关的特性。扩展模式寄存器(2)的默认值没有被定义, 因此在上电后，必须按规定的时序对扩展模式寄存器 (2) 进行设定。通 过拉低S, RAS, CAS, WE,置高 BA1 拉低 BA0来发布扩展模式寄存器（2）的设定命令。同时控制地址线A0 ~ A15的状态. 在写扩展模式寄存器（2）之前， DDR2 SDRAM 应该通过将 CKE拉高完成所有簇的预充电 。扩展模式寄存器（2）设定命令的命令周期 (tMRD)必须满足完成对扩展模式寄存器（2）的写 操作。在进行正常操作时，只要所有的簇都已经处于预充电完成状态 ，扩展模式寄存器（2）都可以使用同一命令重新设定 .
Device Operations
DDR2 SDRAM
DDR2 SDRAM 操作时序规范
1
Device Operations
基本功能
简单状态转换图：
DDR2 SDRAM
OCD 校准
设定 MRS EMRS
初始化
CKEL
自我刷新
SRF CKEH PR
(E)MRS
空闲
所有蔟已 预充电完成
REF
ACT
CKEL CKEH
tIS
MRS
EMRS
EMRS
ANY CMD
tMRD
Follow OCD
tOIT
Flowchart
OCD Default
OCD CAL. MODE EXIT
编程（扩展）模式寄存器
为了增强使用灵活性, 突发长度, 突发类型, /CAS延迟, DLL 复位功能, 写恢复时间(WR) 都是可以定义的变量。通过预先编程模式寄存器就可以设定它们 . 除 此之外, DLL 禁止功能, 驱动电阻, 附加 CAS 延迟, ODT(终结电阻), 单线选通, 和 OCD（片外驱动电阻调整) 同样也是可以定义的变量，通过预先编程扩展 模式寄存器就可以设定它们 . 模式寄存器或者扩展模式寄存器的内容可以通过对他们进行重新设定来改变它们 .如果用户只是想改变寄存器中某些特定的位 ， 也必须通过MRS或EMRS命令对全部寄存器位进行重新设定 。 MRS, EMRS和t DLL 复位这些命令并不会影响存储阵列的内容 ，这意味着上电后的任意时间执行初始化操作不会改变存储的内容 。
上电和初始化
DDR2 SDRAM必须以预定义的时序进行上电和初始化 . 不按规定的操作将导致不可预期的情况出现 。.
上电和初始化时序
1. 对于上电和初始化来说，下列时序是必须的。 供电且保持CKE 低于 0.2*VDDQ ， ODT*1 要处于低电平状态 (所有的其余脚可以都没有定义 .) 电源上升沿不可以有任何翻转 ,上升沿时间不能大于 200mS; 并且要求在电压上升沿过程中满足 , VDD>VDDL>VDDQ且 VDD-VDDQ<0.3 volts.
预充电
CKEL = CKE 低, 进入断电状态 CKEH = CKE 高，结束断电状态，结束自我刷新 ACT = 激活命令 WR(A) = 带自动预充电的写命令 RD(A) = 带自动预充电的读命令 PR(A) = 所有簇自动预充电命令 (E)MRS = 设定（扩展）模式寄存器命令 SRF = 进入自我刷新命令 REF =刷新命
4
Device Operations
DDR2 SDRAM
DDR2 SDRAM 模式寄存器设定 (MRS)
模式寄存器中的数据控制着 DDR2 SDRAM的操作模式.它控制着 CAS 延迟, 突发长度, 突发顺序, 测试模式, DLL复位, WR等各种选项，支持着 DDR2 SDRAM 的各种应用. 模式寄存器的默认值没有被定义 , 所以上电之后必须按规定的时序规范来设定模式寄存器的值 . 通过将 CS, RAS, CAS, WE, BA0 ， BA1置低来发布模式寄存器设定命令, 操作数通过地址脚 A0 ~ A15同步送出. DDR2 SDRAM 在写模式寄存器之前，应该通过拉高CKE而完成了所有簇的裕充 电。模式寄存器设定命令的命令周期 (tMRD)必须满足完成对模式寄存器的写操作 。在进行正常操作时，只要所有的簇都已经处于预充电完成状态 ，模式寄存 器都可以使用同一命令重新设定 . 模式寄存器不同的位表示不同的功能 . A0 ~ A2 设定突发长度是4还是8。 突发长度的译码规则与DDR SDRAM相同. A3定义 了突发地址顺序。A4 ~ A6定义了CAS延迟。. DDR2不支持半时钟延迟。 A7 设定测试模式. A8设定 DLL 复位。 对通常的 MRS操作，A7必须设定为低。
上面的两个条件至少要满足一个 。
2. 开始时钟信号并保持信号稳定 . 3.在稳定电源和时钟(CK, /CK)之后至少200s, 然后发布 NOP 或者取消选定命令 &拉高CKE. 4. 等待至少 400ns然后发布预充电所有簇命令.在等待的400ns过程中要发布NOP或者取消选定命令. 5. 发布 EMRS(2)命令. (EMRS(2) 命令, 需要将 BA0拉低, 将 BA1拉高.) 6. 发布 EMRS(3) 命令. (为了发布EMRS(3)命令,将 BA0和 BA1拉高.) 7.发布 EMRS命令以激活 DLL. (为了发布"DLL激活" 命令,将 A0拉低, BA0拉高 并且将 BA1-2和 A13-A15置低.) 8. 发布MRS命令实现 “DLL复位”*2.
对 DDR2 SDRAM的访问是基于突发模式的; 读写时，选定一个起始地址，并按照事先编程设定的突发长度 （4或8）和突发顺序来依次读写.访问操作开始 一个激活命令, 后面紧跟的就是读或者写命令 。和激活命令同步送达的地址位包含了所要存取的簇和行 (BA0, BA1 选定簇; A0-A13 选定行). 和读或写命令 同步送达的地址位包含了突发存取的起始列地址 ，并决定是否发布自动预充电命令。 在进行常用的操作之前, 要先对 DDR2 SDRAM 进行初始化. 下面的几小节介绍初始化的详细信息 ，寄存器的定义，命令的描述和芯片的操作 。
如果不使用OCD校准, EMRS OCD 校准模式结束命令 (A9=A8=A7=0) 必须在EMRS OCD默认命令 (A9=A8= A7=1)之后发布，用来设定EMRS的其它操 作参数。 13. 现在， DDR2 SDRAM 就准备好可以进行普通的操作了。. *1) 为了保证 ODT关闭, VREF必须有效 并且 ODT脚必须拉低. *2) 如果 VDDL或VDD 的电平值在正常操作过程中人为改变 , (例如e, 为了 VDD 相交测试, 或者节省功率) 则必须执行“DLL 复位”.