组合逻辑电路(8)
组合逻辑 电路
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12. 2 中规模集成组合逻辑电路的功 能与应用
一个输出信号与输入信号的一个取值组合相对应。常用的有 3线-8线、4线-16线译码器，如74LS138,74LS154等。 如图12-8所示是三位二进制(3线-8线)译码器74LS138的 引脚排列图和逻辑符号。表12-5是74LS138的功能表。
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12. 2 中规模集成组合逻辑电路的功 能与应用
当
.表示允许编码(
).但无有效编码请求(所
有编码输入端都无效为1).如功能表第2行所不。当 =0.
表示允许编码(
).且正在(对编码输入端中提出编码请
求且优先权最高的)进行编码.如功能表第3~10行所示。
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12. 2 中规模集成组合逻辑电路的功 能与应用
3.二-十进制(10线-4线)优先编码器
无效的高电平。使能端又叫做片选端CS(Chip Select).利
用片选端可以方便地扩展译码器的功能。
如图12-9所示电路实现用两片3线-8线译码器74LS138扩 展成4线-16线译码器。
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12. 2 中规模集成组合逻辑电路的功 能与应用
*2.二-十进制译码器 二-十进制译码器能将输入的4位BCD码译成10个译码输出
表如表12-8所示。
是控制输入端(又称使能端).当
时.禁止工作.输
入数据被封锁.Y=0;当
4.3常用组合逻辑电路(3线—8线译码器 138)
用二极管与门阵列组成的3 线－8线译码器
Y0 A2' A1' A0' m0 Y1 A2' A1' A0 m1 Y2 A2' A1 A0' m2 ... Y7 A2 A1 A0 m7
附加 控制端
集成译码器实例：74HC138
低电平 输出
S S1S 2S3 S1(S 2'S3')'
• 利用附加控制端进行扩展 例：用74HC138（3线—8线译码器） 构成 4线—16线译码器
D3=0
Z
' i
mi'
D3=1
二、二-十进制译码器 二-十进制译码器的逻辑功能是将输入的BCD代 码译成10个高、低电平输出信号。 如74HC42
Yi mi (i 0 ~ 9)
四、 用译码器设计组合逻辑电路
集成译码器实例：74HC138
附加 控制端
Yi' ( S mi )'
S 1时 Yi' mi'
低电平 输出
S 0时,输出为全1。
74HC138的功能表：
输
入
输
出
S1
S
' 2
S3'
A2
A1
A0
Y7' Y6' Y5' Y4' Y3' Y2' Y1' Y0'
0
X XXX1 1 1 1 1 1 1 1
将要实现的输出逻辑函数的最小项之和的形式两次 取反，即
Z1 ((m3 m4 m5 m6 )) (m3 m4 m5 m6 ) Z2 ((m1 m3 m7 )) (m1 m3 m7 ) Z3 ((m2 m3 m5 )) (m2 m3 m5 ) Z4 ((m0 m2 m4 m7 )) (m0 m2 m4 m7 )
旅顺校区-电工(D)实验八组合逻辑电路设计实验题目及答案
组合逻辑电路设计实验一、综合设计实验要求1．每位同学依学号指定一个题号，学号紧挨的两人一组。
2．所提供的芯片有：74LS00（2输入四与非门，引脚图见指导书），74LS10（3输入双与非门，引脚图见指导书），74LS04（6个反相器，引脚图见指导书）。
3．实验前认真撰写“实验八组合逻辑电路设计实验”。
要求设计思路清晰、步骤完整、说明详细具体。
4．实验操作时间在45分钟内，其成绩以完成实验的质量，操作时间等多方面综合评定。
二、组合逻辑电路设计实验题目题目1：有A、B、C、D四台电机，要求A动B必动，C与D不能同时动，否则报警。
试设计一个满足上述要求的逻辑电路。
设计要求：（学号为1~10的学生做）（1）题目分析。
列出真值表，写逻辑表达式并用卡诺图或逻辑代数化简。
（2）画逻辑图。
用“与非门”和“非门”实现该命题。
（3）验证。
在实验室根据逻辑图连接电路，验证结果是否与命题相符。
（4）解决突发问题。
如果出现因芯片或其他原因而引起的结果错误时，能够根据具体的现象找到问题的原因。
答案：Y⋅=A+=ACDBCDB需要00、04芯片各一个题目2：四名学生中，A 在教室内从来不讲话，B 和D 只有A 在场时才讲话，C始终讲话，试求教室内无人讲话的条件。
设计要求： （学号为11~20的学生做）（1） 列出真值表，写出逻辑表达式并用卡诺图或逻辑代数化简；（2） 用“与非门”和“非门”元件分别组成控制D1和D2的逻辑电路。
（3） 验证。
在实验室根据逻辑图连接电路，验证结果是否与命题相符。
（4） 解决突发问题。
如果出现因芯片或其他原因而引起的结果错误时，能够根据具体的现象找到问题的原因。
D C B C A D C B C A Y ⋅=+=需要00、04、10各一片题目3：某学期开设四门课程，各科合格成绩分别为1分、2分、3分、4分，不合格成绩为0分，要求4门总成绩要达到7分方可结业，设计其判别电路。
设计要求： （学号为21~35的学生做）（1） 列出真值表，写出逻辑表达式并用卡诺图或逻辑代数化简。
组合逻辑电路7、8、9节
4.7比较器导读:在这一节中，你将学习：⏹数值比较器的概念⏹一位数值比较器电路⏹集成数值比较器及应用用来完成两个二进制数A、B大小比较的逻辑电路称为数值比较器，简称比较器。
其比较结果有A>B、A<B、A=B 三种情况。
4.7.1 1位数值比较器一位数值比较器是比较器的基础。
它只能比较两个一位二进制数的大小，图4-57所示为一个一位二进制比较器，可以通过分析得到它的输出逻辑表达式为：BA L=1；BAL=2；BABAABBAL+=+=3由输出逻辑表达得1位数值比较器的真值表如表4-24所示。
图4-57 1位二进制比较器表4-24 1位数值比较器的真值表由真值表可知，将逻辑变量A，B的取值当作二进制数，当A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。
4.7.2 集成数值比较器多位数值比较器的设计原则是先从高位比起,高位不等时，数值的大小由高位确定。
若高位相等,则再比较低位数,比较结果由低位的比较结果决定。
常用的集成数值比较器有4位数值比较器74LS85，其功能表如表4-25所示，从表4-25中可看出：表4-25 74LS85功能表真值表中的输入变量包括八个比较输入端A 3、B 3、A 2、B 2、A 1、B 1 、A 0、B 0和三个级联输入端A ＇>B ＇、A ＇<B ＇和A ＇=B ＇。
级联输入端是为了便于输入低位数比较结果，是为了能与其它数值比较器连接，以便组成更多位数的数值比较器。
3个输出信号 L 1(A ＞B )、L 2(A ＞B )、和L 3(A ＝B )分别表示本级的比较结果。
74LS85的逻辑图和引脚图如图4-58所示。
图4-58 74LS85的逻辑图和引脚图4.7.3 集成数值比较器应用举例数值比较器就是比较两个二进制数的大小，如果二进制数的位数比较多，就需将几片数值比较器连接进行扩展，数值比较器的扩展方式有并联和串联两种。
图4-59为两片四位二进制数值比较器串联扩展为八位数值比较器。
数字电子技术题库
（一）．数字逻辑基础（1）．进制与进制之间的转换（2）．与逻辑和与门电路（3）．或逻辑和或门电路（4）．非逻辑和非门电路（5）．与非门电路（6）．集成门电路（7）．逻辑代数定律与逻辑函数化简（二）．组合逻辑电路（8）．组合逻辑电路的分析与设计（9）．编码器（10）．译码器（11）．加法器（12）．数值比较器（13）．数据选择器（三）．时序逻辑电路（14）．RS触发器（15）．D触发器与数据寄存器（16）．移位寄存器（17）．JK触发器与计数器（四）．555时基电路与石英晶体多谐振荡器（18）．定时器（19）．施密特触发器（20）．多谐振荡器（五）．数模与模数转换（21）．数模转换电路DAC（22）．模数转换电路ADC（六）．半导体存储器（23）．只读存储器ROM（24）．随机存储器RAM（一）．数字逻辑基础（1）．进制与进制之间的转换1．在数字电路中，通常用数字来表示高电平，用数字来表示低电平。
2．某二进制数由4位数字组成，其最低位的权是，最高位的权是。
3．完成下列进制的转换：（00011111）2=（）10 ；（10）10=（）2 ；（1111）2=（）8 ；（10）8=（）2 ；（011111）2=（）16 ；（2A）16=（）2 。
（01010101）8421=（）10 ；（32）10=（）8421 ；4．二进制数只有（）数码。
A．0 B.1C．0、1 D.0、1、25．十六进制数只有（）数码。
A．0～F B.1～FC．0～16 D.1～166．一位十六进制数可以用（）位二进制数来表示。
A．1 B.2C．4 D.16（2）．与逻辑和与门电路7．“Y等于A与B”的逻辑函数式为。
8．与门电路是当全部输入为时，输出才为“1”。
9．开关串联的电路可以用“与”逻辑表示。
（）10．门电路可以有多个输出端。
（）11．门电路可以有多个输入端。
（）（3）．或逻辑和或门电路12．“Y等于A或B”的逻辑函数式为。
组合逻辑电路
E 为使能端，表示低电平有效。
列真值表 分析逻辑功能
输入
E A1 A0 1 任意
输出 F
0
E 为选通端、低电平有效。 0 0 0 D0
操作端A1A0为00、01、
0 0 1 D1
10、11时，分别选中D0、
0 1 0 D2
D1、D2、D3到输出F 。
0 1 1 D3
4选1数据选择器。
由传输门构成的4选1数据选择器
设两个四位二进制数分别为C3C2C1C0和 D3D2D1D0，输出为S3S2S1S0
S3S2S1S0 A3 A2 A1A0 B3B2B1B0 CI
M=0时 B3B2B1B0 M (D3D2D1D0 )
S3S2S1S0 C3C2C1C0 D3D2D1D0 0
M=1时 B3B2B1B0 M (D3 ?D2 D1 D0 )
0 1 1 1 1 0 F1 101110
110110
111010 1 1 1 1 1 1 F2
其他
A B CD
00
ABCD中：
F1 A多BC数为AB1D时，ACFD1=B1C；D 表F决2 电A全B路C部D：为1时，F2 = 1。
多数通过和一致通过
常用组合电路及其分析
1 加法器
由5个逻辑门组成的2 输入、2 输出逻辑
这种加法运算称为“半加〞运算，完成半加
运算的电路称为“半加器〞。
半加器逻辑符号如图
A
Σ
S
B
CO C
两个二进制数相加时，
还需要考虑低位的进位， A i
Bi
称为“全加〞运算。 C i-1
Σ
Si
CI CO C i
完成全加运算的电路称为“全加器〞
电子技术——几种常用的组合逻辑电路习题及答案
第六章几种常用的组合逻辑电路一、填空题1、（8-1易）组合逻辑电路的特点是：电路在任一时刻输出信号稳态值由决定（a、该时刻电路输入信号；b、信号输入前电路原状态），与无关（a、该时刻电路输入信号；b、信号输入前电路原状态），属于（a、有；b、非）记忆逻辑电路。
2、（8-2易）在数字系统中，将具有某些信息的符号变换成若干位进制代码表示，并赋予每一组代码特定的含义，这个过程叫做，能实现这种功能的电路称为编码器。
一般编码器有n个输入端，m个输出端，若输入低电平有效，则在任意时刻，只有个输入端为0，个输入端为1。
对于优先编码器，当输入有多个低电平时，则。
3、（8-3易，中）译码是的逆过程，它将转换成。
译码器有多个输入和多个输出端，每输入一组二进制代码，只有个输出端有效。
n 个输入端最多可有个输出端。
4、（8-2易）74LS148是一个典型的优先编码器，该电路有个输入端和个输出端，因此，又称为优先编码器。
5、（8-4中）使用共阴接法的LED数码管时，“共”端应接，a~g应接输出有效的显示译码器；使用共阳接法的LED数码管时，“共”端应接，a~g应接输出有效的显示译码器，这样才能显示0~9十个数字。
6、（8-4中）译码显示电路由显示译码器、和组成。
7.（8-4易）译码器分成___________和___________两大类。
8.（8-4中）常用数字显示器有_________,_________________,____________等。
9.（8-4中）荧光数码管工作电压_______，驱动电流______，体积_____，字形清晰美观，稳定可靠，但电源功率消耗______，且机械强度_____。
10．（8-4中）辉光数码管管内充满了_________，当它们被______时，管子就发出辉光。
11.（8-4易）半导体发光二极管数码管（LED）可分成_______，_______两种接法。
12.（8-4中）发光二极管正向工作电压一般为__________。
数字电路第四章组合逻辑电路
(3)逻辑表达式：
Y A B C A B C A B C ABC A B CB C A B CB C ABC R AB BC AC AB BC AC
（4）画出电路（见仿真）
2、下图所示是具有两个输入X、Y和三个输出Z1、Z2、 Z3的组合电路。写出当X>Y时Z1 ＝1；X=Y时 Z2 ＝1；当X<Y时Z3 ＝1，写出电路的真值表， 求出输出方程。 解：A、列真值表： B、写出函数表达式：
可在K图中直接圈1化简得最简与或式。再对最简与或式 两次求反进行变换。 A C A B C B C
n 1 n n n n n n
B n Cn A n Cn A n B n B n C n A n Cn A n B n
C、 画出逻辑电路：
4、设计一组合电路，当接收的4位二进制数能被4整除 时，使输出为1。 A 、列真值表：数N＝8A+4B+2C+D 注：0可被任何数整除 B、写逻辑函数式：画出F的K图
3、优先编码器
优先编码器常用于优先中断系统和键盘编码。与普 通编码器不同，优先编码器允许多个输入信号同时有效， 但它只按其中优先级别最高的有效输入信号编码，对级 别较低的输入信号不予理睬。
常用的MSI优先编码器有10线—4线(如74LS147)、
8线—3线(如74LS148)。
Cn 1 Cn 1 Bn Cn A n Cn A n Bn
2)、用异或门实现Dn：
An Bn C n An Bn C n An Bn C n
3)、用与非门实现 Cn+1：
Dn An Bn C n An Bn C n An BnC n An BnC n
数字电子技术第4章组合逻辑电路习题解答
、已知8421BCD可用7段译码器，驱动日字LED管，显示出十进制数字。指出下列变换真值表中哪一行是正确的。（注：逻辑“1”表示灯亮）
D
C
B
A
a
b
c
d
e
f
g *
0
0
0
0
0
0
0
0
0
0
0
0
4
0
1
0
0
0
1
1
0
0
1
1
7
0
1
1
（1）试分析电路，说明决议通过的情况有几种。
（2）分析A、B、C、D四个人中，谁的权利最大。
习题图
解：（1）
（2）
ABCD
L
ABCD
L
0000
0001
0010
0011
0100
0101
0110
0111
0
0
0
1
0
0
1
1
1000
1001
1010
1011
1100
1101
1110
1111
0
0
0
1
0
1
1
1
(3)根据真值表可知，四个人当中C的权利最大。
3) 用与或非门实现。
解：（1）将逻辑函数化成最简与或式并转换成最简与非式。
根据最简与非式画出用与非门实现的最简逻辑电路：电路略。
(2 ）由上述卡偌图还可得到最简或与表达式：
即可用或非门实现。
（3）由上步可继续做变换：
组合逻辑电路习题解答
自我检测题1．组合逻辑电路任何时刻的输出信号，与该时刻的输入信号 有关 ，与以前的输入信号 无关 。
2．在组合逻辑电路中，当输入信号改变状态时，输出端可能出现瞬间干扰窄脉冲的现象称为 竞争冒险 。
3．8线—3线优先编码器74LS148的优先编码顺序是7I 、6I 、5I 、…、0I ，输出为2Y 1Y 0Y 。
输入输出均为低电平有效。
当输入7I 6I 5I …0I 为11010101时，输出2Y 1Y 0Y 为 010 。
4．3线—8线译码器74HC138处于译码状态时，当输入A 2A 1A 0=001时，输出07Y ~Y = 11111101 。
5．实现将公共数据上的数字信号按要求分配到不同电路中去的电路叫 数据分配器 。
6．根据需要选择一路信号送到公共数据线上的电路叫 数据选择器 。
7．一位数值比拟器，输入信号为两个要比拟的一位二进制数，用A 、B 表示，输出信号为比拟结果：Y (A ＞B ) 、Y (A ＝B )和Y (A ＜B )，那么Y (A ＞B )的逻辑表达式为B A 。
8．能完成两个一位二进制数相加，并考虑到低位进位的器件称为 全加器 。
9．多位加法器采用超前进位的目的是简化电路结构 × 。
〔√，× 〕 10．组合逻辑电路中的冒险是由于 引起的。
A ．电路未到达最简 B ．电路有多个输出C ．电路中的时延D ．逻辑门类型不同11．用取样法消除两级与非门电路中可能出现的冒险，以下说法哪一种是正确并优先考虑的？A ．在输出级加正取样脉冲B ．在输入级加正取样脉冲C ．在输出级加负取样脉冲D ．在输入级加负取样脉冲12．当二输入与非门输入为 变化时，输出可能有竞争冒险。
A ．01→10B ．00→10C ．10→11D ．11→0113．译码器74HC138的使能端321E E E 取值为 时，处于允许译码状态。
A ．011 B ．100 C ．101 D ．01014．数据分配器和 有着相同的根本电路结构形式。
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8. 1 编码器
把二进制码按一定规律编排，使每组代码具 有一特定的含义，称为编码。 具有编码功能的逻辑电路称为编码器。
n 位二进制代码有 2n 种组合，可以表示 2n
个信息。 要表示N个信息所需的二进制代码应满足
2 n N
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1S 1A0 1A1 1Y0 1Y1 1Y2 1Y3 GND
1 2
3 4 5 6 7 8 (a)
16 15 14 13 12 11 10 9
+UCC S 2S 2A0 2A1 A0 1Y0 2Y1 2Y2 A1 2Y3
1
&
Y0
Y1 Y2 Y3
双 2/4 线译码器
Y0~Y3是输出端
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10个
编码器
4位
二 进 制 代 码
表示十进制数
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8421BCD码编码表
列编码表：
四位二进制代码 可以表示十六种 不同的状态，其 中任何十种状态 都可以表示0~9 十个数码，最常 用的是8421码。
输入 0 (I0) 1 (I1) 2 (I2) 3 (I3) 4 (I4) 5 (I5) 6 (I6) 7 (I7) 8 (I8) 9 (I9)
Q3 Q2 Q1 Q0
a
f g d
e
0 b 0 0 c 0 0 0 0 0 1 1
0 0 0 0 1 1 1 1 0 0
0 0 1 1 0 0 1 1 0 0
0 1 0 1 0 1 0 1 0 1
a 1 0 1 1 0 1 1 1 1 1
b 1 1 1 1 1 0 0 1 1 1
输 c 1 1 0 1 1 1 1 1 1 1
A2 LT
BI RBI A3
a
b c
5 6 7
8
12 11 10
9
d
e f g
来 A 自 3 计 A2 数 A1
74LS247
d e f g
A0
GND
A0
BS204
74LS247型译码 器的外引线排列图
510Ω×7
七段译码器和数码管的连接图
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8. 3 加法器
Y3 1 &
Y4 0 &
Y5 0 &
Y6 0 &
Y7 0 &
0 &
1 1
0 A
0
1 1 1
0
B
1 C
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例：利用译码器分时将采样数据送入计算机 总 线
EA
EB EC
三态门
三态门
三态门
三态门
ED
A
当S 0 时，
Y0
B
Y1 Y2 Y3
C
A0 A1
D
译码器工作
Y0 I 1 I 3 I 5 I 7 I 9 I1 I 3 I 5 I 7 I 9
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+5V
1K×10 & 0 0 0 & 1 & 1 & 0
Y3 Y2
Y1
Y0
I0 I1 I 2 I3 I4 I5 I 6 I7 I8 I9
加法器: 实现二进制加法运算的电路 如：
要考虑低位 来的进位
0 0 0 1
全加器实现
+ 0 0 1 1
进位
1 1 0 1 0 0
不考虑低位 来的进位 半加器实现
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8. 3. 1 半加器
半加：实现两个一位二进制数相加，不考虑来 自低位的进位。 半加器： A 两个输入 B S C 逻辑符号： A B 表示两个同位相加的数
0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1
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(4) 画出逻辑图 Y2
1
Y1
1
Y0
1
&
&
&
0
1 1 1 0 1 0 1 0 1 0 1 0 1 0
I7
I6
I5
I4
I3
I2
I1
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8. 1. 2 二 – 十进制编码器
将十进制数 0~9 编成二进制代码的电路 高 低 电 平 信 号
2-4线译码器
S
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工作原理：(以A0A1= 00为例) 总 线 数
脱离总线
据
三态门
EA
三态门
EB
三态门
EC
三态门
ED
A
当S 0 时，
0 B
Y0 Y1 Y2 Y3
C
D 全为“1‖ A0 0 A1 0
S
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译码器工作
2-4线译码器
Y3 0 0 0 0 0 0 0 0 1 1
输出 Y2 Y1 Y0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1
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写出逻辑式并化成“或非”门和“与非” 门
Y3 = I8+I9
Y2 = I4 +I5 +I6 +I7 = I4 + I6
共阴极接法
a
b
共阳极接法
c d
e
f
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2. 七段译码显示器
二
十 进 制 代 码 Q0 4位 Q1 Q2 Q3
1 0 0 1
译 码 器
1 1 1 1 0 1 1
a
b
c d e
f
g
7个
(共阴极)
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七段显示译码器状态表
输 入
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例: 74LS147集成优先编码器(10线-4线)
U CC N Y3 I 3 I 2 I 1 I 9 Y0
16 15 14 13 12 11 10
9 8
低电平 有效
74LS4147
1 2 3 4 5 6 7
I 4 I 5 I 6 I 7 I 8 Y2 Y1 GND
74LS147引脚图
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8.2 译码器
译码是编码的反过程，它是将代码的组合译成一 个特定的输出信号。
8. 2. 1 二进制译码器
二 进 制 代 码 3位 译码器 8个 高 低 电 平 信 号
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例：三位二进制译码器（输出高电平有效） 状 态 表 输 入 输 出 A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
Y2 = I4 + I5 + I6 +I7 = I4+ I5+ I6+ I7
= I4. I5 . I6. I7
Y1 = I2+I3+I6+I7 = I2 + I3 + I6+ I7 = I2 . I3 . I6. I7 Y0 = I1+ I3+ I5+ I7 = I1 + I3+ I5 + I7
= I1 . I3 . I 5 . I7
两个输出
表示半加和
表示向高位的进位 CO S C
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半加器逻辑状态表 A B 0 0 0 1 1 0 1 1 S 0 1 1 0 C 0 0 0 1 A
74LS139
& 1 1
&
1
1
&
(b)
74LS139型译码器 (a) 外引线排列图；(b) 逻辑图
A0、A1是输入端
S 是使能端
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74LS139型译码器
74LS139译码器功能表
输 入 S A1 A0 1 0 0 0 0 0 0 1 1 0 1 0 1 输 1 1 1 1 0 1 1 1 0 1 出 1 1 0 1 1 双 2/4 线译码器 Y3 Y2 Y1 Y0
d 1 0 1 1 0 1 1 0 1 1
出 e f 1 1 0 0 1 0 0 0 0 1 0 1 1 1 0 0 1 1 0 1
g 0 0 1 1 1 1 1 0 1 1
显示 数码 0 1 2 3 4 5 6 7 8 9
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+5V
A1 1 2 3 74LS247 4 16 15 14 13 +UCC a b c LT RBI BI
Y1 = I2 +I3 +I6 +I7 = I2 + I6 Y0 = I1 +I3 +I5 +I7 +I9 = I1+I9