Max+plusⅡ操作简介
MAX+plusII操作指南
附录一MAX+plusII操作指南完成组合逻辑电路的设计与仿真过程，主要用到以下操作，而且有顺序规定，在编译前需对图形编辑文件保存，并且项目文件必须与图形文件名称一致、保存在同一文件夹，只是后缀不同。
编译正确后才能创建波形文件，波形文件保存后，才能进行仿真，最后进行时序分析。
如中途进行修改，从修改开始的操作步骤要重做一边。
1、建立一个新项目；2、建立一个新的图形输入文件；3、进行图形输入文件的编辑；4、进行项目文件的编译；5、创建波形文件并进行功能仿真；6、进行时序分析。
一、建立一个新项目①启动MAX+plusII：在WINDOWS98界面下，单击开始—程序—Altera—MAX+plusII9.5，进入MAX+plusII9.5管理器窗口，见图1-1。
②用MAX+plusII编译一个设计文件之前，必须先指定一个项目文件，选中File—Project—Name，显示对话框图1-2。
③在Project Name框中，键入项目名，如test1，若改变test1所属子目录，用户可在Directories窗口中修改。
④选择OK，则MAX+plusII9.5窗口标题会变成新的项目名称：MAX+plusIIManager-d:\Max2work\test1。
⑤如已打开一个图形文件，可用菜单File—Project—Set Project To Current File将项目设为与当前图形文件相对应。
注意：换一个电路图，必须重新定义项目名，项目名与文件名必须一致。
图1-1 MAX+plusII9.5管理器窗口图 1-2 建立项目对话框二、 建立一新的图形输入文件在文件菜单中，选中File —New ，出现图1-3对话框New ，New 的对话框供读者选择输入方法：● 图形文件● 符号文件● 文本文件● 波形文件下面介绍的是使用图形输入法。
图1-3新建文件对话框② 选择Graphic Editor file 图形输入文件，选择OK ，则出现一个无名称的图形编辑窗口，如图1-4所示。
Max+Plus II 使用说明 (一)
Max+Plus II 使用说明 (一)Max+Plus II 是一款基于计算机辅助设计 (CAD) 技术的数字逻辑电路仿真软件。
这款软件由美国英特尔公司 (Intel) 开发，可用于设计和验证数字逻辑电路，包括组合逻辑电路和时序逻辑电路。
本文将详细介绍 Max+Plus II 的使用说明，帮助用户更好地了解和应用该软件。
一、软件下载与安装Max+Plus II 可以从英特尔公司的官方网站上下载，安装过程简单，用户只需要按照安装向导逐步完成即可。
注意，该软件只能在 32 位版本的 Windows 操作系统上运行，所以用户需要确保自己的电脑系统符合要求。
二、主要功能介绍1. 逻辑设计：Max+Plus II 提供了完整的数字逻辑设计工具箱，包括位宽选择、时钟控制、计数器设计等工具，支持标准硬件描述语言VHDL 和 Verilog。
2. 仿真调试：Max+Plus II 可以进行逻辑仿真和时序仿真，模拟电路的输入输出信号，检查电路设计的正确性和可行性。
3. 器件库管理：Max+Plus II 内置了丰富的器件库，用户可以根据需要选择和添加器件，支持包括 FPGA、CPLD、RAM、ROM 等在内的多种器件类型。
4. 项目管理：Max+Plus II 支持多个项目的并行管理，用户可以轻松创建、打开、保存和关闭项目，以及在不同的项目之间进行切换操作。
三、使用步骤1. 创建项目：用户需要先创建一个新项目，然后选择适当的器件和设计语言，制定设计规范和参数，创建设计文件，并建立测试目标。
2. 设计与仿真：用户可以使用逻辑设计工具箱，将逻辑元件（例如逻辑门、寄存器、计数器等）组合起来构建数字逻辑电路，并在仿真界面中进行测试和验证。
3. 下载与调试：用户完成设计和仿真之后，可以将设计文件下载到目标设备中，然后进行实际调试和测试，以验证电路的正确性和可行性。
四、注意事项1. 在使用 Max+Plus II 进行数字逻辑电路设计时，需要遵循设计规范和标准，保证设计的正确性和可靠性。
MaxPlusII使用指南
将当前设计文件设定为工程文件
注意，此路径的指示文件 始终指向当前的工程文件！
开始编译/综合工程文件---半加器
消掉此设置
为顶层设计文件--全加器的设计 另建一原理图编辑窗
设计全加器原理图
存盘！
双击此元件
打开原理 图编辑窗
将当前文件设置
成工程文件！
编译/综合前选定适配元件
消去QUARTUS设 置
使用MAX+PLUS II编译器对Altera器件设计进行编译， 并使用Altera校验工具进行器件或板级仿真。
支持与Synopsys、Viewlogic、Mentor Graphics、Cadence、Exemplar、 Data I/O、Intergraph、Minc、OrCAD等公司提供的工具接口；
选择适配器件
再选择适当的器件， 以下假设所选的器 件是EPF10K10LC84
选择器件系列
编译！
仿真测试全加器的逻辑功能
建立波形 仿真文件
选择波形编辑 器
输入测试信号
输入测试信号
全加器端口信 号
按此键
设置输入信号电平，启动仿真器
启动仿真器
时序仿真
逻辑测 试正确
建立一个新工程
每个设计都都是一个工程，都必须有一个工程名 工程名必须与设计文件名一致（相符）
原理图设计输入 文本设计输入
• 使用 VHDL、AHDL等硬件描述语言
第三方 EDA 工具
EDIF文件
• 利用开发工具FPGA-Express，或SYNPLIFY等生成
OrCAD编辑的原理图，Xilinx公司XNF格式的文件
设计输入文件
VHDL/Verilog AHDL
Max+plusⅡ操作简介
Max+plusⅡ系统的操作简介Max+plusⅡ开发工具是美国Altera公司自行设计的一种软件工具，其全称为Multiple Array Matrix and Programmable Logic User System。
它具有原理图输入和文本输入（采用硬件描述语言）两种输入手段，利用该工具所配备的编辑、编译、仿真、综合、芯片编程等功能，将设计电路图或电路描述程序变成基本的逻辑单元写入到可编程的芯片中（如FPGA 芯片），作成ASIC芯片。
它是EDA设计中不可缺少的一种工具。
通过一个简单的二输入与门电路设计范例介绍：利用Max+plusⅡ系统（1）如何编写VHDL程序（使用Text Editor）；（2）如何编译VHDL程序（使用Compiler）；（3）如何仿真验证VHDL程序（使用Waveform Editor，Simulator）；（1）建立和编写一个VHDL语言的工程文件首先启动Max+plusⅡ系统，启动后系统进入主菜单画面，在主菜单上有5个选项，分别是：Max+plusⅡ、File、Assign、Options和Help。
Max+plusⅡ系统主窗口（a）打开文本编辑器；用鼠标点击File选项，点击子菜单中的New选项，接着屏幕会出现New的对话框。
在对话框内有4种编辑方式：图形编辑、符号编辑、文本编辑和波形编辑。
VHDL文件属于文本，那么应该选择文本编辑方式，点击OK按钮，屏幕上将出现一个无名的编辑窗口，则系统进入文本编辑状态。
（或用鼠标点击Max+plusⅡ选项，点击子菜单中Text Editor选项.。
）打开文本编辑器（b）在编辑窗口中进行编辑输入，输入相应的描述语句。
文本编辑窗口中编辑输入[例1] 实现2输入与门的VHDL描述LIBRARY IEEE;USE and2 ISPORT(a, b : IN STD_LOGIC;y: OUT STD_LOGIC);END and2;ARCHITECTURE one OF and2 ISBEGINy<= a and b;END one;（c）存盘。
maxplus2简明教程一
maxplus2简明教程一第一章MAX+plus II开发软件A1tera公司的MAX十plus II开发系统是一个完全集成化、易学易用的可编程逻辑设计环境，它可以在多种平台上运行。
MAX十plus是Multiple array matrix and programmable logic user system的缩写，目前已发行到了第10.1版本。
它所提供的灵活性和高效性是无可比拟的，其丰富的图形界面，辅之以完整的、可即时访问的在线文档，使设计人员能够轻松、愉快地掌握和使用Max十plus II软件。
1.1MAX+plus II功能特点1、开放的界面Altera的工作与EDA厂家紧密结合，使MAX+plus II软件可与其它工业标准的设计输入、综合与校验工具相连接。
设计人员可以使用A1tera或标准EDA设计输入工具来建立逻辑设计，使用MAX十plus II编译器(Compiler)对A1tera器件设计进行编译，并使用A1tera 或其它EDA校验工具进行器件或板级仿真。
目前，Max十plus II支持与Cadence、Exemplarlogic、MentorGraphics、Synopsys、Synplicity、Viewlogic和其它公司所提供的EDA 工具的接口。
2、与结构无关MAX十plus II系统的核心Compiler支持Altera公司的ACEX1K、FLEXl0K、FLEX 8000、FLEX 6000、Max 9000、Max 7000、Max 5000和C1assic可编程逻辑器件系列，提供了业界唯一真正与结构无关的可编程逻辑设计环境。
MAX十plus II的编译器还提供了强大的逻辑综合与优化功能，使用户比较容易地将其设计集成到器件中。
3、多平台Max十plus II软件可在基于486、奔腾PC机的Windows NT 3.51或4.0、Windows 95、Windows 98、Windows2000下运行，也可在Sun SPAC Stations，HP 9000Series 700／800和IBM RISC System／6000工作站上运行。
MAX+plus II的使用简介
MAX+plus II的使用简介（VHDL编程）上海大学通信学院2005年4月第一节MAX+plus II的简介MAX+plus II是ALTERA公司旗下新款的数字系统设计软件，它集项目建立，器件调用，图形输入，项目编译，检验仿真与编程下载于一体。
本册的整理编写旨在向数字系统课程学习中的同学们介绍MAX+plus II的使用方法。
MAX+plus II的主要特征1．输入方式◇原理图输入◇VHDL输入◇原理图和硬件描述语言混合输入2．逻辑模拟◇时序模拟3．编译器◇可生成时序模拟文件和器件编程文件4．支持的器件◇提供大量的库文件5．Constraints Editor工具◇I/O参数设置和引脚分配软件支持的计算机平台：PC:Windows98/NT/2000/XP第二节．MAX+plus II文件的打开与输入1．启动MAX+plus II 在“开始”→程序→按MAXstart启动2．新项目的建立 在MAX+plus II 界面→File →Project →Name第三节．MAX+plus II 图形的输入1．建立图形输入文件File →New →Graphic Editor File →ok →进入图形编辑框确定ok 现如下图形，即可开始建立图形输入文件。
2.调入元器件Symbol →Enter Symbol →出现框图如下：MAX+plus II 为实现不同的逻辑功能提供了大量的库文件，每一个库对应一个目录。
这些库根据其功能大小及特点可分为：例：输入一个摸为12的计数器图形先选择一个74161双击d;\maxplus~1\max2lib\mf ，然后选择74161，ok 确定，图形编辑器就会调入一个74161器件。
OK 关闭对话框后，此时可发现在图形编辑器窗口出现了74161，如下图所示：按照以上方法，可依次调入其它所需元器件。
3．保存文件：从“File”菜单下选择“Save”，出现文件保存对话框，选择“OK”，使用默认文件名存盘。
第十章 MAX PLUSⅡ使用简介
时序仿真，生成器件编程所需要的文件。
2020/4/17
P2
北京邮电大学 huimin@
MAX+plus II
安装的方式也基本相同。下面介绍 MAX+plus Ⅱ 10.0版的安装过程。
将MAX+plus Ⅱ10.0光盘放入光驱。
打开Windows的资源管理器，显示 光盘的内容。双击安装文件 setup.exe，就开始安装过程。
的 安 装
2020/4/17
P12
北京邮电大学 huimin@
选择程序图标的位置。单击“Next”。
MAX+plus II
的 安 装
2020/4/17
P13
北京邮电大学 huimin@
显示所有设置信息。单击“Next”。
MAX+plus II
的 安 装
单击OK
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北京邮电大学 huimin@
MAX+plus II
设计编译 (6)：器件编译
准备开始编译
的 使 用 方设 法计
平 台
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北京邮电大学 huimin@
MAX+plus II
设计编译 (6)：器件编译
设计输入(4)
的文件
MAX+plus II
的 使 用 方设 法计
平 台
2020/4/17
P25
北京邮电大学 huimin@
MAX+plus II
设计输入(5)
的 使 用 方设 法计
平 台
键入保存的文 件名
选择保存文件 的文件夹
单击OK
2020/4/17
第3章 MAX+ Plus II 使用指南
22
23
3.3 项目的编译
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MAX+Plus II的编译过程大致分为以下几个步骤： 的编译过程大致分为以下几个步骤： 的编译过程大致分为以下几个步骤
（1）自动错误定位。Message Processor可以给出错误信息和 ）自动错误定位。 可以给出错误信息和 警告。设计者可以利用它打开有错误文件，并以高亮度显示。 警告。设计者可以利用它打开有错误文件，并以高亮度显示。 （2）逻辑综合与适配。编译器的 ）逻辑综合与适配。编译器的Logic Synthesize（逻辑综合） （逻辑综合） 模块对设计方案进行逻辑综合并能看到真正的结果。 模块对设计方案进行逻辑综合并能看到真正的结果。Fitter 适配器） （适配器）模块应用试探法可把经过综合的设计最恰当的用 一个或多个器件实现，使设计者得以从冗长的布局布线工作 一个或多个器件实现， 中解脱出来，生成报告文件(*.rpf)。 中解脱出来，生成报告文件 。 （3）设计规则检查。编译器中的 ）设计规则检查。编译器中的Design Doctor程序能检查每 程序能检查每 一个设计文件。 一个设计文件。用户可以选择预先定义好的三组检查规则中 的一种，也可以建立自己的规则。 的一种，也可以建立自己的规则。 （4）编译文件的产生。Assemble（装配程序）模块为已编译 ）编译文件的产生。 （装配程序） 的设计创建烧写文件。如果选择CPLD芯片，将生成 芯片， 文件， 的设计创建烧写文件。如果选择 芯片 将生成.pof文件， 文件 如果选择FPGA芯片，则生成 文件。 芯片， 文件。 如果选择 芯片 则生成.sof文件
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M a x+p l u sⅡ操作简介(主要)(总16页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--Max+plusⅡ系统的操作简介Max+plusⅡ开发工具是美国Altera公司自行设计的一种软件工具，其全称为Multiple Array Matrix and Programmable Logic User System。
它具有原理图输入和文本输入（采用硬件描述语言）两种输入手段，利用该工具所配备的编辑、编译、仿真、综合、芯片编程等功能，将设计电路图或电路描述程序变成基本的逻辑单元写入到可编程的芯片中（如FPGA芯片），作成ASIC芯片。
它是EDA设计中不可缺少的一种工具。
通过一个简单的二输入与门电路设计范例介绍：利用Max+plusⅡ系统（1）如何编写VHDL程序（使用Text Editor）；（2）如何编译VHDL程序（使用Compiler）；（3）如何仿真验证VHDL程序（使用Waveform Editor，Simulator）；（1）建立和编写一个VHDL语言的工程文件首先启动Max+plusⅡ系统，启动后系统进入主菜单画面，在主菜单上有5个选项，分别是：Max+plusⅡ、File、Assign、Options和Help。
Max+plusⅡ系统主窗口（a）打开文本编辑器；用鼠标点击File选项，点击子菜单中的New选项，接着屏幕会出现New的对话框。
在对话框内有4种编辑方式：图形编辑、符号编辑、文本编辑和波形编辑。
VHDL文件属于文本，那么应该选择文本编辑方式，点击OK按钮，屏幕上将出现一个无名的编辑窗口，则系统进入文本编辑状态。
（或用鼠标点击Max+plusⅡ选项，点击子菜单中Text Editor选项.。
）打开文本编辑器（b）在编辑窗口中进行编辑输入，输入相应的描述语句。
文本编辑窗口中编辑输入[例1] 实现2输入与门的VHDL描述LIBRARY IEEE;USE and2 ISPORT(a, b : IN STD_LOGIC;y: OUT STD_LOGIC);END and2;ARCHITECTURE one OF and2 ISBEGINy<= a and b;END one;（c）存盘。
（a 我们编辑的VHDL文件扩展名为vhd；b 保存的文件名必须和所定义的实体名相同。
c 文件存盘的目录不应是根目录或桌面，建议存放在Maxplus2目录。
）（2） VHDL程序的编译编译过程大致可以分以下几个步骤：（a）若文件没有打开，需首先打开要编译的VHDL文件；（b）将目前的文件设置成工程文件；点击File选项，光标移到子菜单的Project项停留几秒钟，屏幕上会出现下一级菜单，点击Set Project to Current File。
将目前的文件设置成工程文件（c）打开编译器；点击主菜单MAX+plusⅡ/Compiler选项，屏幕上就出现编译对话框。
编译器窗口（d）编译开始前还应确定源程序的版本。
在编译对话框打开情况下，点击主菜单中的Interfaces/VHDL Netlist Reader Settings…选项，就可在屏幕上显示VHDL Netlist Reader Settings（网表阅读器设置）对话框，有VHDL 1987或VHDL 1993版本可供我们选择。
点击VHDL Version框中的VHDL 1993就可选择相应的版本。
网表阅读器设置源程序的版本设定（e）开始编译；完成了上述编译前的准备及必要的设置工作，点击编译对话框中的Start按钮，编译即开始。
在编译过程中如果编译器发现源程序语法有错就会自动弹出错误信息窗进行提示。
这时需回到文本编辑器，修改VHDL程序中的错误，然后再继续编译直到全部正确为止。
如果没有错误，编译结束后会出现MAX+plusⅡ-Compiler信息窗：编译信息窗口（3） VHDL程序的功能仿真仿真是为了验证我们所编写的VHDL程序的功能是否正确。
<1>首先生成仿真波形文件（a）打开波形编辑器；点击主菜单的MAX+plusⅡ/Waveform Editor选项，就可在屏幕上显示波形编辑器窗口。
在未输入信号名以前，整个窗口是空白的。
打开波形编辑器（b）确定仿真持续时间（File/End Time）。
（c）选进输入输出端口名；点击主菜单Node/Enter Node fron SNF即可打开脚位接点对话框。
在对话框左下角Type下面的选项选择Inputs和outputs，点击对话框右上角的List选项，则在Available Nodes & Groups列表栏中列出了所有输入输出端口名d1、d2和op。
点击对话框中间的=>按钮，将输入输出端口名选进右侧的Selected Nodes & Groups栏，然后点击OK按钮。
则在波形编辑窗口显示了输入输出端口名。
选进输入输出端口名（d ）编辑输入信号波形；通过波形编辑器左侧的信号设置工具栏可以进行输入信号的波形编辑。
对于输出信号波形，其最终值由仿真结果确定，我们可以把它设置为缺省值，例如设置为不定值或高阻值。
编辑输入信号波形（d ）信号波形编辑完成后，需存盘为仿真使用，文件名采取默认方式即可。
<2>打开仿真器；点击主菜单MAX+plus Ⅱ\Simulator 项，此时弹出Simulator 对话框。
赋值‘0’ 赋值‘1’ 赋值‘X ’ 赋值‘Z ’ 赋值取反 时钟信号赋值 总线顺序赋值 总线赋值放大缩小 将某段拖黑为了设定此段波形为高电平，用鼠标拖黑，然后再按左侧的赋’1’按钮打开仿真器仿真器窗口点击对话框的Start按钮，仿真即开始。
在仿真结束后打开仿真波形文件（点击右下角的Open SCF按钮）即可以显示仿真结果。
仿真结果[例2] 4选1数据选择器的VHDL描述LIBRARY IEEE;USEENTITY mux41 isPORT (a,b,c,d : IN STD_LOGIC;s : IN STD_LOGIC_VECTOR(1 DOWNTO 0); z : OUT STD_LOGIC); END mux41;ARCHITECTURE one OF mux41 ISBEGINPROCESS (s ,a,b,c,d)BEGINCASE s ISWHEN "00" => z<= a;WHEN "01" => z<= b;WHEN "10" => z<= c;WHEN "11" => z<= d;WHEN OTHERS =>z<= 'x';END CASE;END PROCESS;END one;[例3] 同步复位D触发器的VHDL描述LIBRARY IEEE;USEENTITY d_ff isPORT (d,clk,reset : IN STD_LOGIC;q : OUT STD_LOGIC);END d_ff;ARCHITECTURE one OF d_ff ISBEGINPROCESS (clk)BEGINIF clk'EVENT AND clk='1' THENIF reset='1' THENQ<='0';ELSE q<=d;END IF;END IF;END PROCESS;END one;[例4] 十进制计数器的VHDL描述LIBRARY IEEE;USEENTITY count10 isPORT (cp : IN STD_LOGIC;q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END count10;ARCHITECTURE one OF count10 ISSIGNAL count :STD_LOGIC_VECTOR(3 DOWNTO 0) ;BEGINPROCESS (cp)BEGINIF cp'EVENT AND cp='1' THENIF count <="1001" THENcount <="0000";ELSE count <= count +1;END IF;END IF;END PROCESS;q<= count;END one;[例5] 4位基本寄存器的VHDL描述LIBRARY IEEE;USEENTITY registerb isPORT (cp,reset : IN STD_LOGIC;data : IN STD_LOGIC_VECTOR(3 DOWNTO 0); q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END registerb;ARCHITECTURE one OF registerb ISBEGINPROCESS (cp)BEGINIF cp'EVENT AND cp='1' THENIF reset='1' THENq<="0000";ELSEq<= data;END IF;END IF;END PROCESS;END one;[例6] 半加器的VHDL描述LIBRARY IEEE;USE half ISPORT (a, b : IN std_LOGIC;s,co : OUT std_LOGIC);END half;ARCHITECTURE half1 OF half ISsignal c,d :std_logic;BEGINc<=a or b;d<=a nand b;co<=not d;s<=c and d;end half1;半加器（英语：half adder）电路是指对两个输入数据位相加，输出一个结果位和进位，没有进位输入的加法器电路。
是实现两个一位二进制数的加法运算电路。
[例5] 4位基本寄存器的VHDL描述寄存器在数字电路中，是用来存放二进制数据或代码的电路。
寄存器是由具有存储功能的触发器组合起来构成的。
一个触发器可以存储一位二进制代码，存放N位二进制代码的寄存器，需要用N个触发器来构成。
整个电路由四个模块组成，其中包括时钟脉冲、工作控制电路、寄存电路、和输出及传输四个部份。
时钟脉冲是CP，CP是整个电路的控制时钟；当reset为低电平时，在时钟CP 上升沿时的作用下，并行数据data被送入相应的输出端q.[例3] 同步复位D触发器的VHDL描述边沿D触发器归纳为以下几点：1.边沿D触发器具有接收并记忆信号的功能，又称为锁存器；2.边沿D触发器属于脉冲触发方式；3.边沿D触发器不存在约束条件和一次变化现象，抗干扰性能好，工作速度快。