集成电路封装可靠性定义和应用
集成电路芯片封装可靠性知识
Ｔ Ｃ：一 ５ １ ５ ℃ ，１ ｎ ２ ０ ｃ ｃｅ ／ ５ ／２ ０ｍｉ ， ０ ｙ ｌｓ
ＰＣＴ： １ （ ／ ００ ，１ Ｐｓｇ ９６ ｈ ２ｌ￣ １ ％ ２ ５ ｉ， ＴＨＴ：８５ ℃ ／ ５ ．１ ８ ５ ０ １ ０ ８％ ６ ／０ ／ ０ ０ｈ
ｓｍｐｅｓ ｅ ４ Ａｃ ＝ ０１ ａ ｌ ｉ ：５ ｚ ： （ ，） Ｒｅ ｓ ｐｅ ｉｅ ４ Ａ ：ｅ （，） ｍ ａ ｌ ｓ ： ５ ｃＲ ＝ ０ １ ｚ ｓｍｐｅｓ ｅ ４ Ａｃ ＝ ０１ ａ ｌ ｉ ：５ ｚ ： （， Ｒｅ ） Ａ ：ｅ （，） ｃＲ ＝ ０ １
ＢＡ ＫＥ
试验 流程 ：
Ⅵ Ｓ ＵＡＬ ｌｌ — Ｔ／ Ｈ ｌ４ 一 ＬＩ８ Ｃ／ ５ ， ６ ｈ ： ５￣ ８ ％ １ ８ ｒ
ｌ２ 一
Ｌ２： ５￣ ６ ％ ， ｈ ８ Ｃ／ ０ １ ６８ ｒ Ｌ３ ３ Ｃ／ ０ ， ９ ｈ ： ０￣ ６ ％ １ ２ ｒ
ｌ３ 一
ＲＥＦ ＬＯ Ｗ … … … … … … …
Ｐ ＣＴ：１ ２ｌ℃ ／ ０ ％ ， ５ ｓｇ ６ ｌ０ １ Ｐ ｉ ，１ ８ ｈ ＨＴＳ Ｌ： １ ０ ℃ ， ６ ５ １ ８ｈ
客 户 ４ ：
ｐ ｅ ｏ ｄｉ ｏ Ｔ／ Ｎ／ ， ｒｃ ｎ ｔ ｎ ｉ Ｃ Ａ Ｌ１
Ｔ Ｃ： － ５ １ ０ ℃ ， ５ ｍｉ ，０ ／ ０ ｙ ｌｓ ｓｍｐｅｓ ｅ ４ Ａ ：ｅ （，） ／ ６ ／５ １ ｎ １ ０ ５ ０ ｃ ｃ ｅ ａ ｌ ｉ ： ５ ｃＲ ＝ ０１ ｚ Ｐ ＣＴ： １ １℃ ／ ０ ％ ， ５ ￣ ， ６ ／ ３ ２ １ ０ １ Ｐ ｇ １ ８３ ６ｈ Ｓ ＯＬＤＥ ＤＩ Ｋ：２ ５℃ Ｒ ４ １ Ｓ Ｃ ０ Ｅ
１有 的客户 不作 要求 ．
集成电路封装材料的研究及应用
集成电路封装材料的研究及应用集成电路封装材料是指用于保护和连接集成电路芯片的材料，通常是通过固化、覆盖和保护等工艺将芯片和外部器件连接起来。
封装材料在集成电路中起到重要的作用，使得芯片更加稳定和可靠。
在最近几十年里，随着集成电路技术的快速发展，封装材料的研究和应用也得到了快速发展。
一、常见的集成电路封装材料最早的集成电路封装材料是金属盒，后来发展出了塑料封装和陶瓷封装。
塑料封装材料的优点是成本低、制造便捷，但是陶瓷封装材料的优点是对高温和高压的稳定性更好。
随着集成电路的发展，出现了新型的封装材料，如有机硅薄膜、高分子材料、聚醚酮材料等。
有机硅薄膜是一种非常重要的新型封装材料，因其优异的电绝缘性能、化学稳定性和耐高温性能而备受关注。
它的制备方法可分为湿法和干法两种，其中湿法工艺简单，但缺点是制备的薄膜厚度较不均匀。
干法工艺制备的薄膜厚度均匀度好，但是设备设施要求更高。
有机硅薄膜的应用领域非常广泛，可以用于集成电路、太阳能电池、传感器等。
聚醚酮材料是一种具有高强度、低收缩性、耐腐蚀性和耐高温性的材料，适用于高可靠性电子器件的制造。
聚醚酮材料的制备方法包括熔融混合法、反应注模法、溶液爆炸法等。
其中熔融混合法是最常用的方法，通过将聚醚酮脂粉和增强剂混合在一起，然后进行热压成型。
聚醚酮材料的应用范围很广，主要用于高温电子器件、汽车电子、医疗器械等领域。
二、集成电路封装材料的性能要求集成电路封装材料的主要需求是电绝缘性、热稳定性、机械稳定性和化学稳定性。
首先，封装材料必须具有良好的电绝缘性，以保证芯片与外部环境的隔离性。
其次，封装材料必须具有高热稳定性，以保证在高温环境下芯片的可靠性。
此外，封装材料还必须具有良好的机械稳定性和化学稳定性，以保证芯片的长期稳定性。
三、集成电路封装材料的应用前景封装材料的应用前景非常广泛，可以应用于芯片封装、太阳能电池、传感器等。
随着新型集成电路技术的应用，封装材料的需求量也在逐渐增加，特别是高可靠性、高温稳定性的封装材料。
集成电路封装和可靠性Chapter2-1-芯片互连技术【半导体封装测试】
UESTC-Ning Ning1Chapter 2Chip Level Interconnection宁宁芯片互连技术集成电路封装测试与可靠性UESTC-Ning Ning2Wafer InWafer Grinding (WG 研磨)Wafer Saw (WS 切割)Die Attach (DA 黏晶)Epoxy Curing (EC 银胶烘烤)Wire Bond (WB 引线键合)Die Coating (DC 晶粒封胶/涂覆)Molding (MD 塑封)Post Mold Cure (PMC 模塑后烘烤)Dejunk/Trim (DT 去胶去纬)Solder Plating (SP 锡铅电镀)Top Mark (TM 正面印码)Forming/Singular (FS 去框/成型)Lead Scan (LS 检测)Packing (PK 包装)典型的IC 封装工艺流程集成电路封装测试与可靠性UESTC-Ning Ning3⏹电子级硅所含的硅的纯度很高，可达99.9999 99999 %⏹中德电子材料公司制作的晶棒(长度达一公尺，重量超过一百公斤)UESTC-Ning Ning4Wafer Back Grinding⏹PurposeThe wafer backgrind process reduces the thickness of the wafer produced by silicon fabrication (FAB) plant. The wash station integrated into the same machine is used to wash away debris left over from the grinding process.⏹Process Methods:1) Coarse grinding by mechanical.(粗磨)2) Fine polishing by mechanical or plasma etching. (细磨抛光)UESTC-Ning Ning5旋转及振荡轴在旋转平盘上之晶圆下压力工作台仅在指示有晶圆期间才旋转Method:The wafer is first mounted on a backgrind tape and is then loaded to the backgrind machine coarse wheel . As the coarse grinding is completed, the wafer is transferred to a fine wheel for polishing .。
封装测试在集成电路中的重大意义
封装测试在集成电路中的重大意义1.引言1.1 概述概述部分的内容可以从以下几个方面展开。
首先，可以对封装测试进行简要的介绍。
封装测试是指对集成电路封装环节进行的一系列测试工作，旨在验证和保证集成电路在封装过程中的质量和可靠性。
封装测试是整个生产流程中的重要环节，它对于确保集成电路产品性能和可靠性具有重要意义。
其次，可以提及封装测试在整个集成电路产业链中的位置和作用。
封装测试是在芯片设计和制造的前后端之间的一个关键枢纽，它将芯片的设计和制造环节进行有效地衔接。
通过封装测试，可以及早发现和解决可能存在的问题，最大程度地提高芯片的质量和可靠性。
此外，还可以强调封装测试对集成电路市场竞争力的重要影响。
随着集成电路产业的快速发展，市场竞争越来越激烈。
而封装测试作为保证产品质量的重要环节，对于企业来说具有决定性的意义。
只有通过有效的封装测试，才能生产出高质量、高性能的集成电路产品，从而在市场上立于不败之地。
最后，可以提及本文将从封装测试的定义和背景、封装测试的重要性和作用以及封装测试对集成电路产业的意义这三个方面来深入探讨。
通过对这些方面的详细介绍和讨论，旨在让读者更全面地了解封装测试在集成电路中的重大意义，并对未来封装测试的发展方向进行展望。
总之，本篇文章的概述部分将从封装测试的介绍、作用和意义三个方面来展开，旨在引导读者对封装测试的重大意义有一个初步的认识，并为后续内容的阐述和展开做好铺垫。
文章结构部分的内容如下:1.2 文章结构本文将分为以下几个部分来探讨封装测试在集成电路中的重大意义：1. 引言：在这一部分中，我们将对封装测试的概念进行简要介绍，并阐述文章的目的和结构。
2. 正文：这部分内容将通过以下两个方面来说明封装测试的重要性和作用：- 封装测试的定义和背景：我们将介绍封装测试的定义，并探讨其在集成电路领域的发展背景。
通过了解封装测试的起源和发展，我们可以更好地理解其重要性。
- 封装测试的重要性和作用：我们将详细探讨封装测试在集成电路中的重要性和作用。
集成电路封装知识简介
封装外观尺寸
TSOP II 54LD内部构造 内部构造
A6 A2 DS A5 A7
A5
Items
Thickness (mm) Nominal 1.000 0.127 Alloy 42 0.279 0.100 0.050 0.210 0.254 0.238
Thickness (mils) 39.37 5 A42 11 4 2 8 10 9.37
Die(Chip)
俯视图
Gold Wire L/F Pad Epoxy Inner Lead Die
正视图
工艺流程（前道工艺） 工艺流程（前道工艺）
打线结合(Wire Bonding)
主要工艺参数： • ball shear test • wire pull test • ball bond size • Ball placement • Pad Cractering Test • Loop Height Test • Reject(see PBI reject criteria) 见下页图示 打线后图片 设备与材料： 1. 打线机 2. 金线 3. 劈刀 主要机器参数： 1. 超声波功率 2. 焊接压力 3. 焊接持续的时间 4. 焊接温度
银胶
框架
胶带
固化 传统银胶粘结工艺
加热 固化 胶带粘结工艺
工艺流程（前道工艺） 工艺流程（前道工艺）
晶片粘结(Die Bonding) 银胶 芯片
框架焊盘
Fillet height BLT
Die Tilt
Y2
芯片
主要工艺参数： 1. BLT 2. Die tilt 3. Fillet height 4. Wetting 5. Die placement 6. Die shear
封装可靠性失效原因及其改善方案阐述
封装可靠性失效原因及其改善方案阐述长电科技（滁州）有限公司安徽省滁州市 239000 摘要：可靠性是产品质量的一个重要指标，就是产品在规定的条件下和规定的时间内，完成规定的功能的能力。
确切的讲，一个产品的使用寿命越接近设计寿命，代表可靠性越好。
1、产品的可靠性与规定的条件密切相关。
如产品使用的环境条件、负荷大小、使用方法等。
一般，温度越高、额定负载越大，产品的可靠性就越低。
2、产品的可靠性与规定的时间也有关系。
例如，一般大型桥梁、道路的设计寿命为50～100年。
3、产品的可靠性还与规定的功能有密切的关系。
例如，一个普通的晶体管有反向漏电流、放大倍数、反向击穿电压、特征频率等多项功能。
芯片封装质量直接影响整个器件和组件的性能,随着混合集成电路向着高性能、高密度以及小型化、低成本的方向发展，对芯片的封装技术和可靠性提出了更高的要求。
本文主要阐述了几种可靠性项目及其失效的机理以及封装导致的原因，以便封装生产中规避此类异常发生。
关键字可靠性；质量；可靠性项目；失效机理；封装导致的原因。
背景描述：电子器件是一个非常复杂的系统，其封装过程的缺陷和失效也是非常复杂的。
因此，研究封装缺陷和失效需要对封装过程有一个系统性的了解，这样才能从多个角度去分析缺陷产生的原因。
封装的失效机理可以分为两类：过应力和磨损。
过应力失效往往是瞬时的、灾难性的；磨损失效是长期的累积损坏，往往首先表示为性能退化，接着才是器件失效。
失效的负载类型又可以分为机械、热、电气、辐射和化学负载等。
影响封装缺陷和失效的因素是多种多样的，材料成分和属性、封装设计、环境条件和工艺参数等都会有所影响。
封装缺陷主要包括引线变形、底座偏移、翘曲、芯片破裂、分层、空洞、不均匀封装、毛边、外来颗粒和不完全固化等。
随着应用的要求越来越高，对产品封装可靠性要求也越来越高。
我们要识别一些可靠性项目考核目的、失效机理以及可能导致的原因，以便在前期FMEA中定义，从设计、生产角度来提升质量。
半导体集成电路的可靠性设计
6.2半导体集成电路的可靠性设计军用半导体集成电路的可靠性设计是在产品研制的全过程中,以预防为主、增强系统治理的思想为指导,从线路设计、幅员设计、工艺设计、封装结构设计、评价试验设计、原材料选用、软件设计等方面,采取各种有效举措,力争消除或限制半导体集成电路在规定的条件下和规定时间内可能出现的各种失效模式,从而在性能、费用、时间〔研制、生产周期〕因素综合平衡的基础上,实现半导体集成电路产品规定的可靠性指标.根据内建可靠性的指导思想,为保证产品的可靠性,应以预防为主,针对产品在研制、生产制造、成品出厂、运输、贮存与使用全过程中可能出现的各种失效模式及其失效机理,采取有效举措加以消除限制.因此,半导体集成电路的可靠性设计必须把要限制的失效模式转化成明确的、定量化的指标.在综合平衡可靠性、性能、费用和时间等因素的根底上,通过采取相应有效的可靠性设计技术使产品在全寿命周期内到达规定的可靠性要求.6.2.1概述1.可靠性设计应遵循的根本原那么〔1〕必须将产品的可靠性要求转化成明确的、定量化的可靠性指标.〔2〕必须将可靠性设计贯穿于产品设计的各个方面和全过程.〔3〕从国情出发尽可能地采用当今国内外成熟的新技术、新结构、新工艺.〔4〕设计所选用的线路、幅员、封装结构,应在满足预定可靠性指标的情况下尽量简化, 预防复杂结构带来的可靠性问题.〔5〕可靠性设计实施过程必须与可靠性治理紧密结合.2.可靠性设计的根本依据〔1〕合同书、研制任务书或技术协议书.〔2〕产品考核所遵从的技术标准.〔3〕产品在全寿命周期内将遇到的应力条件〔环境应力和工作应力〕.〔4〕产品的失效模式分布,其中主要的和关键的失效模式及其机理分析.〔5〕定量化的可靠性设计指标.〔6〕生产〔研制〕线的生产条件、工艺水平、质量保证水平.3.设计前的准备工作〔1〕将用户对产品的可靠性要求,在综合平衡可靠性、性能、费用和研制〔生产〕周期等因素的根底上,转化为明确的、定量化的可靠性设计指标.〔2〕对国内外相似的产品进行调研,了解其生产研制水平、可靠性水平〔包括产品的主要失效模式、失效机理、已采取的技术举措、已到达的质量等级和失效率等〕以及该产品的技术发展方向.〔3〕对现有生产〔研制〕线的生产水平、工艺水平、质量保证水平进行调研,可通过通用和特定的评价电路,所遵从的认证标准或统计工艺限制〔SPC〕技术,获得在线的定量化数据.精品文档4.可靠性设计程序〔1〕分析、确定可靠性设计指标,并对该指标的必要性和科学性等进行论证.〔2〕制定可靠性设计方案.设计方案应包括对国内外同类产品〔相似产品〕的可靠性分析、可靠性目标与要求、根底材料选择、关键部件与关键技术分析、应限制的主要失效模式以及应采取的可靠性设计举措、可靠性设计结果的预计和可靠性评价试验设计等.〔3〕可靠性设计方案论证〔可与产品总体方案论证同时进行〕.〔4〕设计方案的实施与评估,主要包括线路、幅员、工艺、封装结构、评价电路等的可靠性设计以及对设计结果的评估.〔5〕样品试制及可靠性评价试验.〔6〕样品制造阶段的可靠性设计评审.〔7〕通过试验与失效分析来改良设计,并进行“设计一试验一分析一改良〞循环,实现产品的可靠性增长,直到到达预期的可靠性指标.〔8〕最终可靠性设计评审.〔9〕设计定型.设计定型时,不仅产品性能应满足合同要求,可靠性指标是否满足合同要求也应作为设计定型的必要条件.6.2.2集成电路的可靠性设计指标1.稳定性设计指标半导体集成电路经过贮存、使用一段时间后,在各种环境因素和工作应力的作用下,某些电性能参数将逐渐发生变化.如果这些参数值经过一定的时间超过了所规定的极限值即判为失效,这类失效通常称为参数漂移失效,如温漂、时漂等.因此,在确定稳定性设计指标时,必须明确规定半导体集成电路在规定的条件下和规定的时间内,其参数的漂移变化率应不超过其规定值. 如某CMOS集成电路的两项主要性能参数功耗电流I OD和输出电流I OL、10H变化量规定值为：在125℃环境下工作24小时,△ I0D小于500mA；在125℃环境下工作24小时,I0L、I0H变化范围为±20%.2.极限性设计指标半导体集成电路承受各种工作应力、环境应力的极限水平是保证半导体集成电路可靠性的主要条件.半导体集成电路的电性能参数和热性能参数都有极限值的要求,如双极器件的最高击穿电压、最大输出电流、最高工作频率、最高结温等.极限性设计指标确实定应根据用户提出的工作环境要求.除了遵循标准中必须考核的工程之外,对影响产品可靠性性能的关键极限参量也应制定出明确的量值,以便在设计中采取举措加以保证.3.可靠性定量指标表征产品的可靠性有产品寿命、失效率或质量等级.假设半导体集成电路产品的失效规律符合指数分布时,寿命与失效率互为倒数关系.通常半导体集成电路的可靠性指标也可根据所遵循技术标准的质量等级分为S级、B级、B1 级.4. 应限制的主要失效模式精品文档半导体集成电路新品的研制应根据电路的具体要求和相似产品的生产、使用数据,通过可靠性水平分析,找到可能出现的主要失效模式,在可靠性设计中有针对性地采取相应的纠正举措, 以到达限制或消除这些失效模式的目的.一般半导体集成电路产品应限制的主要失效模式有短路、开路、参数漂移、漏气等,其主要失效机理为电迁移、金属腐蚀、静电放电、过电损伤、热载流子效应、闩锁效应、介质击穿、a辐射软误差效应、管壳及引出端锈蚀等.6.2.3集成电路可靠性设计的根本内容1.线路可靠性设计线路可靠性设计是在完成功能设计的同时,着重考虑所设计的集成电路对环境的适应性和功能的稳定性.半导体集成电路的线路可靠性设计是根据电路可能存在的主要失效模式,尽可能在线路设计阶段对原功能设计的集成电路网络进行修改、补充、完善,以提升其可靠性.如半导体芯片本身对温度有一定的敏感性,而晶体管在线路到达不同位置所受的应力也各不相同,对应力的敏感程度也有所不同.因此,在进行可靠性设计时,必须对线路中的元器件进行应力强度分析和灵敏度分析〔一般可通过SPICE和有关模拟软件来完成〕,有针对性地调整其中央值,并对其性能参数值的容差范围进行优化设计,以保证在规定的工作环境条件下,半导体集成电路整体的输出功能参数稳定在规定的数值范围,处于正常的工作状态.线路可靠性设计的一般原那么是：〔1〕线路设计应在满足性能要求的前提下尽量简化；〔2〕尽量运用标准元器件,选用元器件的种类尽可能减少,使用的元器件应留有一定的余量, 预防满负荷工作；〔3〕在同样的参数指标下,尽量降低电流密度和功耗,减少电热效应的影响；〔4〕对于可能出现的瞬态过电应力,应采取必要的保护举措.如在有关端口采用箝位二极管进行瞬态电压保护,采用串联限流电阻限制瞬态脉冲过电流值.2.幅员可靠性设计幅员可靠性设计是根据设计好的幅员结构由平面图转化成全部芯片工艺完成后的三维图像, 根据工艺流程根据不同结构的晶体管〔双极型或MOS型等〕可能出现的主要失效模式来审查版图结构的合理性.如电迁移失效与各部位的电流密度有关,一般规定有极限值,应根据幅员考察金属连线的总长度,要经过多少爬坡,预计工艺的误差范围,计算出金属涂层最薄位置的电流密度值以及出现电迁移的概率.此外,根据工作频率在超高频情况下平行线之间的影响以及对性能参数的保证程度,考虑有无出现纵向或横向寄生晶体管构成潜在通路的可能性.对于功率集成电路中发热量较大的晶体管和单元,应尽量分散安排,并尽可能远离对温度敏感的电路单元.3.工艺可靠性设计为了使幅员能准确无误地转移到半导体芯片上并实现其规定的功能,工艺设计非常关键.一般可通过工艺模拟软件〔如SUPREM等〕来预测出工艺流程完成后实现功能的情况,在工艺生产过程中的可靠性设计主要应考虑：〔1〕原工艺设计对工艺误差、工艺限制水平是否给予足够的考虑〔裕度设计〕,有无监测、监控举措〔利用PCM测试图形〕;精品文档〔2〕各类原材料纯度的保证程度；〔3〕工艺环境洁净度的保证程度；〔4〕特定的保证工艺,如钝化工艺、钝化层的保证,从材料、工艺到介质层质量〔结构致密度、外表介面性质、与衬底的介面应力等〕的保证.4.封装结构可靠性设计封装质量直接影响到半导体集成电路的可靠性.封装结构可靠性设计应着重考虑：〔1〕键合的可靠性,包括键合连接线、键合焊点的牢固程度,特别是经过高温老化后性能变脆对键合拉力的影响；〔2〕芯片在管壳底座上的粘合强度,特别是工作温度升高后,对芯片的剪切力有无影响.此外,还应注意粘合剂的润湿性,以限制粘合后的孔隙率；〔3〕管壳密封后气密性的保证；〔4〕封装气体质量与管壳内水汽含量,有无有害气体存在腔内；〔5〕功率半导体集成电路管壳的散热情况；〔6〕管壳外管脚的锈蚀及易焊性问题.5.可靠性评价电路设计为了验证可靠性设计的效果或能尽快提取对工艺生产线、工艺水平有效的工艺参数,必须通过相应的微电子测试结构和测试技术来采集.所以,评价电路的设计也应是半导体集成电路可靠性设计的主要内容.一般有以下三种评价电路：〔1〕工艺评价用电路设计主要针对工艺过程中误差范围的测定,一般采用方块电阻、接触电阻构成的微电子测试结构来测试线宽、膜厚、工艺误差等.〔2〕可靠性参数提取用评估电路设计针对双极性和CMOS电路的主要失效模式与机理,借助一些单管、电阻、电容,尽可能全面地研究出一些能评价其主要失效机理的评估电路.〔3〕宏单元评估电路设计针对双极型和CMOS型电路主要失效模式与机理的特点,设计一些能代表复杂电路中根本宏单元和关键单元电路的微电子测试结构,以便通过工艺流程研究其失效的规律性.6.2.4可靠性设计技术可靠性设计技术分类方法很多,这里以半导体集成电路所受应力不同造成的失效模式与机理为线索来分类,将半导体集成电路可靠性设计技术分为：〔1〕耐电应力设计技术：包括抗电迁移设计、抗闩锁效应设计、防静电放电设计和防热载流子效应设计；〔2〕.耐环境应力设计技术：包括耐热应力、耐机械应力、耐化学应力和生物应力、耐辐射应力设计；〔3〕稳定性设计技术：包括线路、幅员和工艺方面的稳定性设计.在下面几节将对这些技术进行详细阐述.精品文档6.2.5耐电应力设计技术半导体集成电路所承受过高电应力的来源是多方面的,有来自于整机电源系统的瞬时浪涌电流、外界的静电和干扰的电噪声,也有来自于自身电场的增强.此外,雷击或人为使用不当(如系统接地不良,在接通、切断电源的瞬间会引起输入端和电源端的电压逆转)也会产生过电应力. 过电流应力的冲击会造成半导体集成电路的电迁移失效、CMOS器件的闩锁效应失效、功率集成电路中功率晶体管的二次击穿失效和电热效应失效等；过电压应力那么造成绝缘介质击穿和热载流子效应等.1.抗电迁移设计电迁移失效是在一定温度下,当半导体器件的金属互连线上流过足够大的电流密度时,被激发的金属离子受电场的作用形成离子流朝向阴极方向移动,同时在电场作用下的电子通过对金属离子的碰撞给离子的动量形成朝着金属模阳极方向运动的离子流.在良好的导体中,动量交换力比静电力占优势,造成了金属离子向阳极端的净移动,最终在金属膜中留下金属离子的局部堆积(引起短路)和空隙(引起开路).MOS和双极器件对这一失效模式都很敏感,但由于MOS器件属于高阻抗器件,电流密度不大,相对而言,电迁移失效对MOS器件的影响比双极器件小. 在各种电迁移失效模型中引用较多的为下式MTF=AW P L qJ^n exp ((6.1) 式中,MTF是平均失效时间,A、p、q均为常数,W是金属条线宽,L是金属条厚度,J是电流密度,n 一般为2, E a为激活能,k是玻尔兹曼常数,T是金属条的绝对温度.为预防电迁移失效,一般采取以下设计举措：(1)在铝材料中参加少量铜(一般含2〜4%重量比),或参加少量硅(含0.3%重量比),或在铝条上覆盖Al-Cu合金.含铜的铝膜电迁移寿命是纯铝膜的40倍,但在高温下铜原子在电场作用下会迁移到PN结附近引起PN结劣化.(2)在铝膜上覆盖完整的钝化膜.(3)降低互连线中的电流密度.对于互连线厚度大于0.8 u m、宽度大于6u m的电流密度设计容限一般规定如下：有钝化层的纯铝合金条,电流密度J W5X105A/cm2；无钝化层的纯铝或铝合金条,JW2X105A/cm2；金膜,JW6X105A/cm2；其它各种导电材料膜条,JW2X105A/cm2. 对于VLSI中金属互连线的电流密度设计容限的要求应更加严格,应取JW2X105A/cm2.实际上, 这一设计容限值是导体电流、温度和温度梯度的函数.(4)增强工艺限制精度,减少铝互连线的工艺缺陷.(5)金(Au)互连线系统有很好的抗电迁移水平.为了预防形成Au-Si低熔点共晶体,需在金一硅之间引入衬垫金属,如Pt-Ti-Pt-Au结构.(6)可考虑用钼、钨、氮化钛氮化钨等高熔点金属替代铝作电极材料.2.抗闩锁设计CMOS集成电路含有n沟MOS和p沟MOS晶体管,不可预防地存在npnp寄生可控硅结构,在一定条件下,该结构一旦触发,电源到地之间便会流过较大的电流,并在npnp寄生可控硅结构中精品文档同时形成正反应过程,此时寄生可控硅结构处于导通状态.只要电源不切断,即使触发信号已经消失,业已形成的导通电流也不会随之消失,此现象即为闩锁效应,简称闩锁(Latch-up).(1)CMOS半导体集成电路产生闩锁的三项根本条件是：•外加干扰噪声进入寄生可控硅,使某个寄生晶体管触发导通.•满足寄生可控硅导通条件：上 + — 2 1(6.2)R J匚4+勺其中：a n和a p分别为npn管和pnp管的共基极电流增益；,和,分别为npn管和pnp管发射极串联电阻；R W和R S分别为npn管pnp管EB结的并联电阻.除了&「a「与外加噪声引起的初始导通电流有关外,所有以上各参数均由CMOS半导体集成电路的幅员和工艺条件决定.•导通状态的维持.当外加噪声消失后,只有当电源供应的电流大于寄生可控硅的维持电流或电路的工作电压大于维持电压时,导通状态才能维持,否那么电路退出导通状态.(2)抗闩锁的设计原那么抗闩锁可靠性设计总的原那么是：根据寄生可控硅导通条件,设法降低纵、横向寄生晶体管的电流放大系数,减少阱和衬底的寄生电阻,以提升造成闩锁的触发电流阈值,破坏形成正反应的条件.(3)幅员抗闩锁设计•尽可能增加寄生晶体管的基区宽度,以降低其8.对于横向寄生晶体管,应增加沟道MOS 管与P沟道MOS管的间距；对纵向寄生晶体管,应增加阱深,尽可能缩短寄生晶体管基极与发射极的n+区与p+区的距离,以降低寄生电阻.尽可能多开设电源孔和接地孔,以便增长周界；电源孔尽量设置在P沟道MOS管与P阱之间,接地孔开设在靠近P沟道MOS管的P阱内,尽量减少P 阱面积,以减少寄生电流.•采用阻断环结构,如图6.1所示.•采用保护环结构,如图6.2所示.•采用伪集电极结构,如图6.3所示.图6.1 CMOS电路防闩锁的阻断环结构精品文档P MQS的保沪讣nMQS的保炉图6.2 CMOS电路防闩锁的保护结构PMOS r图6.3体硅CMOS电路伪集电极结构及等效电路(4)工艺抗闩锁设计•采用掺金、本征吸杂、中子或电子辐照等方法,以降低寄生晶体管的电流放大系数；•在低阻的n+衬底上生长n-外延层,再作p阱和n+、p+源接触,形成低阻衬底来降低衬底寄生电阻；•用肖特基势垒代替扩散结制作MOS管的源区和漏区.由于肖特基势垒结发射效率比pn结低得多,可大大削弱闩锁效应；•采用在绝缘衬底上生长硅外延层的CMOS/SOI工艺技术.3.防静电放电设计静电放电(ESD)失效可以是热效应,也可以是电效应,这取决于半导体集成电路承受外界过电应力的瞬间以及器件对地的绝缘程度.假设器件的某一引出端对地短路,那么放电瞬间产生电流脉冲形成焦耳热,使器件局部金属互连线熔化或芯片出现热斑,以致诱发二次击穿,这就属于热效应. 假设器件与地不接触,没有直接电流通路,那么静电源不是通过器件到地直接放电,而是将存贮电荷传到器件,放电瞬间表现为产生过电压导致介质击穿或外表击穿,这就属于静电效应.预防半导体集成电路静电放电失效的设计举措主要有：(1)MOS器件防静电放电效应设计.图6.4为场效应管静电保护电路,图6.5为二极管防静电保护电路.精品文档〔2〕双极型器件防静电放电失效设计.图6.6为双极型器件防静电保护电路.〔3〕 CMOS器件防静电放电失效设计.图6.7是CMOS器件防静电保护电路.以上防静电保护电路中选用的元件一般要求具有高耐压、大功耗和小动态电阻,使之具有较强的抗静电水平.同时,还要求具有较快的导通速度和小的等效电容,以减少保护电路对电路性能的影响.图6.5 MOS器件二极管防静电保护电路〔a〕保护电路；〔b〕结构剖面图；〔c〕等效电路精品文档图6.6双极型器件静电保护电路〔a〕限流电阻；〔b〕钳位二极管“IL吐\L多X电阻叫书^i।不・1 ' .一■I保护电路〔a〕图6.7 CMOS器件防静电保护电路〔a〕采用多晶硅电阻；〔b〕采用扩散电阻4.防热载流子效应设计防热载流子效应设计主要是采取减弱MOS场效应晶体管漏极附近电场强度的结构,一般通过工艺来形成轻掺杂漏极〔LDD〕结构.首先对产品硅栅极进行掩膜形成n+区,再用化学气相淀积〔CVD〕技术把氧化膜淀积在整个芯片上,再利用各向异性刻蚀在多晶硅栅极侧面形成CVD氧化膜侧壁.对这个侧壁进行掩膜,便形成高浓度区n+.由于在LDD结构中n-、n+区是分别形成的,便于各区选取最正确浓度.这种工艺易于形成,重复性也好,是行之有效的方法.图6.8为LDD结构和普通结构电场强度的比拟.图6.9和图6.10分别为改良的LDD结构,即埋层LDD结构〔BLDD〕和双注入100结构〔DI-LDD〕.精品文档图6.8 LDD 结构和普通结构电场强度的比拟6.2.6耐环境应力设计技术1 .耐热应力设计(1)热应力引起半导体集成电路的失效热应力引起的失效可以分为两种情况：•由于高温而引起的失效.高温可能来自四周环境温度升高,也可能来自电流密度提升造 成的电热效应.温度的升高不仅可以使器件的电参数发生漂移变化,如双极器件的反向漏电流 和电流增益上升,MOS 器件的跨导下降,甚至可以使器件内部的物理化学变化加速劣化,缩短器件 寿命或使器件烧毁,如加速铝的电迁移、引起开路或短路失效等.•温度剧烈变化引起的失效.温度变化可以在具有不同的热膨胀系数的材料内形成不匹配应 力,造成芯片与管脚间的键合失效、管壳密封性失效和器件某些材料的热疲劳劣化.半导体集成电路集成度、功率密度的不断提升和封装管壳的不断减少,使热应力引起的可靠 性问题变得更加突出.(2)反映半导体集成电路热性能的主要参数反映半导体集成电路热性能的主要参数有两个,即器件的最高允许结温T m 和热阻R T .它们 精品文档■ 一圮重打辕tH J a r离界口一£/封蚂也留S2帏a 10 图6.9埋层LDD 结构图6.10双注入LDD 结构用来表征半导体集成电路的耐热极限和散热水平.半导体集成电路工作所消耗的功率会转换成热量,使电路的结温上升.当结温高于环境温度7；时,热量靠温差形成的扩散电流由芯片通过管壳向外散发,散发出的热量随温差的增大而增加,当结温上升到耗散功率能全部变成散发热量时, 结温不再上升,这时电路处于动态热平衡状态.平衡时结温的大小取决于耗散功率和电路的散热水平,耗散功率越大或电路的散热水平越差,结温就高；热阻越大那么表示散热水平越差.(3)耐热应力设计的方法半导体集成电路的热设计就是尽力预防器件出现过热或温度交变诱生失效,主要包括：•管芯热设计.主要通过幅员的合理布局使芯片外表温度尽可能均匀分布,预防出现局部的过热点.•封装键合热设计.主要通过合理选择封装、键合和烧结材料,尽可能降低材料之间的热不匹配性,预防出现过大的热应力.半导体集成电路常用材料的典型热特性值见表6.1.•管壳热设计.应着重考虑功率器件应具有足够大的散热水平.对于耗散功率较大的集成电路,为了改善芯片与底座接触良好,多采用芯片反面金属化和选用绝缘性与导热性好的氧化镀陶瓷,以增加散热水平.采用不同标准外壳封装的半导体集成电路热阻的典型值见表6.2.•为了使半导体集成电路能正常地、长期可靠地工作,必须规定一个最高允许结温T.m.综合各种因素,微电子器件的最大允许结温为：塑料封装硅器件一般为125〜150℃,金属封装硅器件一般为150〜175℃,锗器件一般为70〜90℃.112.耐机械应力设计半导体集成电路在运输和使用现场中将受到各种形式机械环境因素的作用,其中最常见、影 响最大的是振动和冲击.此外,离心、碰撞、跌落、失重、声振等机械作用也会对半导体集成电 路施加不同程度的机械应力.(1)振动和冲击对半导体集成电路性能的影响•振动的影响.振动是周期性的施加大小交替的力.根据力的作用频率不同,振动可分为固 定频率、周期变频和随机性振动等三种情况.通常遇到的振动是在一定范围内的随机振动,随机 振动实际可能到达0〜10000Hz ,电子产品受振动影响的频率范围通常为20〜2000Hz .一般认为, 低于20Hz 或高于2000Hz 频率是平安的.半导体集成电路在机械振动的反复作用下,机械构件会 产生疲劳损伤,使其结构松动,特别容易发生引线断裂、开焊、局部气密封接处出现裂缝等,轻 那么引起参数变化,重那么造成失效.特别是,当半导体集成电路本身的固有频率在设备的振动频率 谱范围内时,会出现共振现象.共振将使半导体集成电路的引线疲劳,使参数发生不可逆的变化而失效.此外,过大的振幅可能使脆性材料断裂,热性材料变形,造成产品结构严重损坏.•冲击的影响.冲击是对产品施加突发性的力,其加速度很大,致使半导体集成电路在瞬间 受到强烈的机械冲击,可造成电路的机械结构损坏,也可造成内引线的键合点脱开或内引线折断 而引起开路失效.此外,还会使芯片产生裂纹或与管座脱离.在各种环境条件下的冲击加速度如 表6.3所示.精品文档12。
《集成电路封装和可靠性》培训课件：芯片互连技术
Lead Scan (LS 检测)
Packing (PK 包装)
集成电路封装测试与可靠性
1 电子级硅所含的硅的纯度很高，可 达 99.9999 99999%
1 中德电子材料公司制作的晶棒(长度 达一公尺，重量超过一百公斤)
集成电路封装测试与可靠性
debris l e f t over from the grinding process.
1 Process Methods:
1)Coarse grinding by mechanical. ( 粗磨)
2)Fine polishing by mechanical or plasma etching. ( 细磨抛光)
14
集成电路封装测试与可靠性
Wire Bonding Technology -- Die Attach Process
Purpose:
The die attach process i s to attach the sawed die in the right orientation accurately onto the substrate with a bonding medium in between to enable the next wire bond f i r s t level interconnection operation .
刀刃
集成电路封装测试与可靠性
切割设备示意图
晶圆 工作台
Dicing Blade
Silicon Wafer Flame
Flame
Blue Tape
两次进刀切割法
Wafer sawing
集成电路封装测试与可靠性
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框架设计和可靠性
• 抗拖拉设计—开孔和拐角
框架设计和可靠性
• 抗分层设计—开槽
框架设计和可靠性
• 抗分层设计—背面嵌套结构
框架设计和可靠性
• 抗分层设计—背面凹坑结构
框架设计和可靠性
• 抗分层设计—综合抗分层设计
框架设计和可靠性
• 抗分层设计—基岛局部镀银 • 框架粗化加棕色氧化 • 注意局部镀银框架在球焊时间过长温度过高时也容易产生产品的分层，对多排矩阵框
• 一般来讲如回风炉温度由240°C变成260 °C ,则其蒸气压变成原 来的2.12倍.
• ”爆米花”效应不是QFP产品的特有的，SOP、SSOP、TSSOP等产品 也因为吸湿经常产生
如产品已经吸湿使用前如何处理
• 对产品进行烘烤，烘烤条件一般为: • a.)低温器件容器在40℃+5℃/-0℃,5%RH下烘烤192小时 • 如装在塑料管里的SOP产品 • b.)对编带产品在65℃~80℃下烘烤48~72小时 • c.)高温器件容器在115℃~125 ℃下烘烤8小时, • 如装在托盘里的QFP产品
• * 所有表贴封装的产品芯片与基岛面积比最小为30%.
•
若低于30%需进行工程风险评估(做MSL考核),
•
除非该封装可靠性的项目已经覆盖该框架的该情况
封装结构和可靠性
• 框架的半腐蚀结构形成塑封料把管脚嵌住，保证了产品的机械和应力 可靠性，除了半腐蚀结构，还有开孔、开槽等类似作用的结构可以考 虑利用。
集成电路封装可靠性 定义和应用
可靠性常用术语
集成电路封装常用可靠性试验对应的缺点项目
国际标准概述
国际标准概述
国际标准概述
国际标准概述
国际标准概述
产品防湿等级定义
• 防湿等级 非密封包装状态下存放期
标准吸湿考核条件
• LEVEL 1 • LEVEL 2 • LEVEL 3 • • • •
在小于30C/60%条件下,包装无防湿措施仅能保存1周, 所以产品如要长时间保存,应该采取密封包装;
LEVEL3产品防湿标签例子
• 注意: 袋内含湿敏器件 • 1.器件在密封袋内的寿命为：温度＜40℃，湿度＜90%下的寿命是12个月 • 2.密封袋开封后，需要进行红外回流、气相回流、波峰焊或等效处理的
产品防湿等级试验流程
*****
芯片来源更换时可以也按照流程做可靠的实验,正常后再开始批量生产
湿气敏感等级和那些因素有关
• 1.和封装形式有关,湿气敏感度按照封装形式由强到弱的大致顺序为 • BGA\TQFP\LQFP\QFP\TSSOP\SSOP\SOP\SOT\TO\SDIP\D% 5-20 3-10 70-90 <2 <1 <3 <1 <1 <3 <3 <1 <1
功能 提供交联反应 提供交联反应 改善物理特性，降低成本 加快反应速度 联结树脂和填充料 满足 UL-94 要求 颜色 有助脱模 降低内部应力 提高流性，降低粘度 提高对 L/F，ST 粘附性 提高可靠性
塑封料对产品可靠性的影响
1 SPIRAL FLOW （CM） 2 GEL TIME （AT 175度） 3 VISCOSITY Pa.s 4 THERMAL EXPANSION 1 *10E-5/度 5 THERMAL EXPANSION 2 *10E-5/度 6 TG 7 THERMAL CONDUCTIVITY cal/cm*sec*度 8 FLEXURAL STRENGTH AT 25度 kgf/mm*mm 9 FLEXURAL MODULUS AT 25度 kgf/mm*mm 10 FLEXURAL STRENGTH AT 240度 kgf/mm*mm 11SPECIFIC GRAVITY 12 VOLUME RESISTVITY AT 150度 OM-cm 13 UL FLAME CLASS 14 WATER ABOSORPTION (BOLLING 24 HOURS) 15 EXTRACTED NA+(PPM) 16 EXTRACTED CL-(PPM) 17 FILLER DIAMETER (um) 18 PH 19 SHORE D HARDNESS 20 SHRINKAGE
架要注意这一点 • D/B后EPOXY CURE烘箱类型对基岛全镀银框架和局部镀银框架的可靠性有影响
塑封料对产品可靠性的影响
塑封料对产品可靠性的影响是非常大的
塑封料的成分
成分 树脂 硬化剂 填充料 催化剂 耦合剂 阻燃剂 着色剂 润滑剂 应力释放剂 流性提高剂 粘附提高剂 离子获取剂
塑封料对产品可靠性的影响
器件必须按照下列条件进行： • a.)工厂条件为温度≤30℃，湿度≤60%时，168小时（若此处空白，参见相
邻的条码标签）内安装 • b.)在湿度＜20%的环境下储存 • 3.若器件符合下列条件，要求安装前烘烤. • a.)温度为23加减5度时，湿度指示卡的读数＞10%. • b.)不符合2a或2b. • 4.若要求烘烤，器件烘烤时间为: • a.)低温器件容器在40℃+5℃/-0℃,5%RH下烘烤192小时 • b.)高温器件容器在115℃加减5℃下烘烤8小时 • 口袋密封日期： • (若此处空白，参见相邻的条码标签)
• 3.和导电胶的挥发物、吸水率、粘结力、耐高温性能有关
• • 4.和产品的芯片大小、封装的引线框架基岛大小、封装体内塑封料本身
• 结合面积占塑封体面积、胶体结合面长度与厚度比有关
• 5.和框架材质表面镀层质量如粗糙度、表面杂质等有关（200度2小时变色试验）
• 6.与产品的设计结构和各站封装工艺有关
在小于30C/85%相对湿度无期限 85C/85% 168小时
在30C/60%条件下1年
85C/60% 168小时
在小于30C/60%条件下1周
30C/60% 192小时
加速=60C/60% 40小时
SAMPLE：50
塑料封装是非气密封装
• 塑料封装属于非气密封装,塑料封装采用的塑封料和导电胶是有 一定吸水率的材料,其吸水率通常在千分之几到千分之十几左右,产 品吸收一定程度的湿气之后,在波峰焊或者红外回流焊时,湿气在高 温下迅速膨胀,从而产生产品内部的界面分层，导致连接线开路、 芯片损伤等缺点，严重的造成胶体鼓胀或裂开,即我们常说的”爆 米花”效应.
产品防湿等级对应的不同包装要求
• LEVEL 1
• LEVEL 2 • •
• LEVEL 3 •
产品在小于30C/85%相对湿度下存放时,包装无特殊要求;
产品在30C/60%条件下1年内存放时,包装无特殊要求 但是很多情况下,特别是产品在南方存放时,湿度比较高, 产品要达到1年的存放期,包装要作适当的防湿措施;