七人表决器的设计(数字电路)
单片机七人表决器
单片机七人表决器一.方案设计1.设计主题：七人投票装置。
2.培训要求利用at89s51单片机设计并制作会议表决计票器电路。
具体要求如下：1.可供57人投票。
每个人都有一个“同意”和一个“不同意”按钮。
投票时，首先按下的两个键之一有效。
如果再次按下另一个键，上一个键的有效性将被清除；对于每次投票，每个键只能在第一次按下时有效，多次按下的次数无效，除非前一个键的有效性已被澄清或尚未生效。
2、会议主持人可利用按键控制表决开始和结束；开始表决后，点亮黄色指示灯，表示可以进行表决，同时清楚原来的表决结果；结束表决后显示表决结果；“同意”多于“反对”点亮绿色指示灯，反之点亮红色指示灯。
3.在实现上述功能的基础上，增加了“同意”和“不同意”数字的显示。
二．硬件电路设计和原理。
1.硬件设计思路：设计题目为5―7人表决器，题目选为七人表决器，七个按键表示同意，七个按键表示反对，各按键与单片机的输入端口相连，因此可选用单片机的四个i/o口，因为在单片机内部p1和p2都有上啦电阻，而p0没有上啦电阻，要在外部加上一个上拉电阻，为了简化电路，把p1和p2口选为按键同意和反对的输入端，因为表决考试和结束要使用主机按钮进行控制，我使用外部中断0和外部中断来控制其开始和结束；设计要求中需要四个灯，包括两个红灯、一个黄灯和一个绿灯。
三个灯用于输出显示。
可使用单片机的I/O口，另一个红灯作为电源灯，判断是否通电。
由于端口P1和端口P2用作密钥的同意和反对，因此P2的剩余I/O端口与三个指示灯连接，并分别与P2 3、P2连接。
4，p2。
5个端口。
因为P0端口是低级别且有效的，所以我的P0端口与LED reality连接，以显示反对和同意的人数。
采用动态显示方式。
为了确保两个显示器不再同时显示相同的数字，LED显示器的公共端由另一组信号控制，并通过延迟使其分别显示。
2.元件参数确定：设计中需要四个灯，包括两个红灯、一个绿灯和一个黄灯。
实验五 七人表决器的设计
实验五七人表决器的设计一、实验目的1、掌握VHDL程序设计。
二、实验内容设计七人表决器，并在数码管上显示赞成票数。
三、实验仪器1、ZY11EDA13BE型实验箱通用编程模块，配置模块，开关按键模块，数码显示模块。
2、并口延长线，JTAG延长线。
3、安装MAX+PLUSII 10.2软件的PC机。
四、实验原理表决器是统计选票结果的工具，投票者通过拨位开关投票，表示赞成或反对，用循环语句完成赞成票计数过程，统计出赞成的票数之后，用CASE控制数码管显示赞成票数。
五、实验步骤：步骤1：输入VHDL程序，编译，仿真，锁定引脚并下载到目标芯片。
步骤2：验证设计结果。
六、实验报告1、列出数码管控制接口表（列出数码管显示数字的每段控制电平）。
七、思考题记录实验数据，列出七人表决器的真值表。
VHDL程序：library ieee;use ieee.std_logic_1164.all;ENTITY eda3 isPORT (men:in std_logic_vector(6 downto 0);a,b,c:out std_logic;output:out std_logic_vector(6 downto 0)); END entity eda3;ARCHITECTURE behave OF eda3 ISBEGINPROCESS(men)variable temp: integer range 0 to 7;BEGINtemp:=0;for i in 0 to 6 loopif(men(i)='1')thentemp:=temp+1;end if;end loop;case temp iswhen 0 => output <="1111110";when 1 => output <="0110000";when 2 => output <="1101101";when 3 => output <="1111001";when 4 => output <="0110011";when 5 => output <="1011011";when 6 => output <="1011111";when 7 => output <="1110000";when others => output <="0000000";end case;a <='1';b <='1';c <='1';END PROCESS;END architecture behave;。
7人表决电路vhdl课程设计
7人表决电路vhdl课程设计一、课程目标知识目标：1. 让学生掌握7人表决电路的基本原理及其在数字电路设计中的应用。
2. 使学生了解并熟练运用VHDL语言对7人表决电路进行代码编写和仿真。
3. 帮助学生理解并掌握7人表决电路中的逻辑门、触发器等基本元件的功能及其相互关系。
技能目标：1. 培养学生运用VHDL语言进行数字电路设计的能力。
2. 提高学生分析、解决数字电路实际问题的能力。
3. 培养学生团队协作和沟通表达的能力。
情感态度价值观目标：1. 培养学生对数字电路设计及其编程的兴趣和热情。
2. 培养学生严谨、踏实的科学态度，提高学生的自主学习能力和创新意识。
3. 增强学生的团队合作意识，培养学生的集体荣誉感和责任感。
课程性质：本课程为实践性较强的数字电路设计与编程课程，旨在通过7人表决电路的实例，使学生掌握VHDL语言在数字电路设计中的应用。
学生特点：学生具备一定的数字电路基础知识，具有一定的编程能力，但对VHDL语言和实际电路设计可能还不够熟悉。
教学要求：结合学生特点，本课程要求教师采用循序渐进、任务驱动的教学方法，将理论与实践相结合，注重培养学生的实际操作能力和团队协作能力。
通过课程学习，使学生能够独立完成7人表决电路的VHDL代码编写和仿真，达到本课程设定的具体学习成果。
二、教学内容本章节教学内容围绕7人表决电路的VHDL课程设计，依据课程目标进行以下安排：1. 数字电路基础知识回顾：复习逻辑门、触发器等基本元件的功能和特性，为7人表决电路的学习打下基础。
2. VHDL语言基础：介绍VHDL的基本语法、结构、数据类型、运算符等，为学生编写7人表决电路代码做好准备。
3. 7人表决电路原理：讲解7人表决电路的原理和设计方法，分析电路中各部分的功能和相互关系。
4. VHDL代码编写：根据7人表决电路原理，指导学生进行VHDL代码编写，包括逻辑门、触发器等元件的描述。
5. 电路仿真与测试：介绍仿真软件的使用，指导学生进行7人表决电路的仿真、调试和测试。
数字集成电路综合设计7人表决器电路前端设计--大学毕业设计论文
摘要7人表决器电路是一简单的输入信号检测与处理、产生运算控制信号的逻辑电路。
本文详细介绍了依据功能要求进行运算控制电路方案设计的过程，并在此基础上将整体电路分为数据接收模块、数据处理模块、结果显示模块等主要功能模块。
电路设计完成后通过Design Compiler对电路进行逻辑综合。
使用Tcl命令编写电路的约束文件，设定约束条件，对电路进行优化以保证设计的功能性，同时生成网表文件、时序报告、面积报告，并进行结果分析。
再通过延时文件与顶层文件的激励进行电路功能的时序仿真，分析设计的可行性。
再通过Primetime对电路进行静态时序分析，得到静态时序报告。
最后通过IC_Compler对生成的网表进行物理实现，生成GDS II版图信息。
关键词Design Compiler；Primetime；逻辑综合；静态时序分析；物理实现；目录摘要 (1)目录 (2)引言 (4)1 总体电路结构设计 (5)1.1电路功能 (5)1.2 关键功能电路设计 (5)1.3 电路接口 (6)1.4 顶层TOP的设计 (6)2 设计约束及脚本 (8)2.1 约束设计 (8)2.2 脚本设计 (8)3 逻辑综合过程 (11)3.1 综合文件 (11)3.2 综合环境 (11)3.3综合过程 (12)4 结果分析及时序仿真 (16)4.1 时序报告分析 (16)4.2 面积报告分析 (19)4.3时序仿真 (20)5 静态时序分析及脚本 (21)5.1 静态时序分析 (21)5.2 PrimeTime 进行时序分析的流程 (21)5.3 脚本 (22)5.4 静态时序报告分析 (24)6 物理实现 (28)6.1 物理实现文件 (28)6.2物理实现环境 (28)6.3物理实现过程 (29)6.3.1 Floorplan (29)6.3.2 placemant (30)6.3.3 Clock Tree synthesis (30)6.3.4 Routing (31)6.3.5 Write Design Out (32)6.4 报告输出 (32)6.5 LVS和DRC (34)结论 (35)参考文献 (36)附录A：顶层设计源代码 (37)附录B：设计约束代码 (38)附录C：静态时序分析脚本代码 (40)引言现代集成电路技术急剧发展，输百万级晶体管电路使设计面临着巨大的挑战。
数字电路综合实验——七人智力抢答器
六人智力抢答器一、实验目的1、综合应用所学的数字电路知识，学会查找相关资料，针对设计提出的任务要求和使用条件，设计制作合理、可靠、经济、可行的电子产品。
2、培养学生独立分析问题、解决问题的能力。
3、培养严肃认真的工作作风和严谨的科学态度。
4、掌握PCB板的设计，完成电路连接和调试方法。
二、设计任务与要求（1）当有某一参赛者最先按下抢答开关时，在数码管上显示相应的组序号，并伴有音响提示，此时抢答器不再接受其他输入的抢答信号。
（2）电路具有回答问题的时间控制功能，要求回答问题的时间≤100s(显示00~99)。
时间显示采用倒计时方式。
当达到限定时间时（显示器为00时），发出声响以示警告。
（3）要求电路主要选用中规模TTL或CMOS集成电路。
（4）电源电压5~10V，由稳压电源提供不另行设计。
三、设计方案根据设计要求，智力竞赛抢答器组成框图如图1所示，主要由六部分组成。
（1）抢答控制器。
智力竞赛抢答器的核心，当任意一位参赛者按下开关时，抢答控制器立刻接受该信号，并使数码管显示相应的参赛者序号，共用的蜂鸣器发出声响，与此同时封锁住其他参赛者的输入信号。
若有多个开关同时按下时，则在它们之间存在着随机竞争的问题，结果可能是它们中的任一个产生有效输出。
（2）抢答输入电路。
由6个开关组成，6人各控制一个，按下开关时相应的控制信号为低电平。
（3）清零装置。
由主持人控制，它能保证每次抢答前使抢答器清零，避免电路的误动作和抢答过程中的不公平。
（4）显示、声响电路。
显示电路由译码器和数码管组成，可以显示对应的参赛者序号和倒计时计数。
声响电路由蜂鸣器构成，输入信号有抢答信号和“时间到信号”。
（5）计数、显示电路。
该电路的作用是对抢答者回答问题时间进行控制，规定的时间小于或等于100S，所以显示装置应该是一个二位数字显示的计数系统。
当主持人给出“请回答”指令后，从“99”倒计时，当记到“00”时，要能够驱动声响电路发出警告声。
7人投票表决器VHDL设计实验报告
实验二7人投票表决器VHDL设计一、实验目的1、设计7人投票表决器;2、学习组合电路的设计方法;3、学习设计的多种描述风格;4、学习仿真工具的使用，激励信号波形的生成（生成输入信号的所有可能的组合）;二、实验环境QuartusII 、PC机、GW-PK2 EDA实验箱三、实验原理给出原理图，说明结构描述方式和行为描述方式设计7人投票表决器的原理。
（1）结构描述7人投票表决器由四个全加器组成，a,b,c,d,e,f,g代表7个投票人，pass表示是否通过。
7人投票表决器的结构体功能是利用component元件例化语句将四个全加器实体描述的独立器件，按照7人投票表决器内部逻辑原理图中的接线方式连接起来。
（2）行为描述用一个长度为7的数组作为输入，在结构体中定义一个中间变量来计算7位数组中“1”的个数，最后判断此变量是否大于等于4，如果是，则通过，否则不通过。
四、实验内容及要求利用QuartusII完成7人投票表决器的VHDL设计及仿真测试，给出仿真波形,进行引脚锁定,并在实验箱上进行硬件验证。
五、实验步骤（1）用文本方式输入设计文件并存盘①创建工程，利用“New Preject Wizard”创建此设计工程。
选择菜单“File” “New Preject Wizard”，点击Next，即可弹出工程设置对话框点击此框最上一栏右侧的按钮“…”，设置工程路径，找到文件夹D:\Quartus8\vhdl_code\two，填写工程名和顶层文件名称后，点击Next 按钮进行下一步。
②将全加器设计文件加入③选择目标芯片。
首先在“Family”栏选芯片系列，在此选“ACEX1K”系列，选择此系列的具体芯片：EP1K30TC144-3。
④选择仿真器和综合器类型。
点击上图的Next按钮，这时弹出的窗口是选择仿真器和综合器类型的，如果都是选默认的“NONE”，表示都选QuartusII中自带的仿真器和综合器，因此，在此都选默认项“NONE”。
数电七人表决器课程设计
电子技术课程设计课题：表决器电路设计系别：电气与电子工程系专业：电气工程及其自动化姓名： AAA学号： 09AAA河南城建学院2012年 06 月 21 日成绩评定·一、指导教师评语二、评分课程设计成绩评定一、设计目的1.本课程设计是在前导验证性认知实验基础上，进行更高层次的命题设计实验，要求学生在教师指导下独立查阅资料、设计、安装和调试特定功能的电子电路。
培养学生利用模拟、数字电路知识，解决电子线路中常见实际问题的能力，使学生积累实际电子制作经验，目的在于巩固基础、注重设计、培养技能、追求创新、走向实用。
2.用已学过的知识和对数字电子技术的基本理论，基本概念，基本方法和单元电路，逻辑部件的深入认识，而拓宽思路，扩大视野，进一步巩固，扩充所学知识，提高分析问题和解决问题的能力。
二、设计题目和内容题目：表决器电路设计1) 用于七人以下会议表决。
半数以上人同意通过。
2）应考虑弃权情况，有三人以上弃权，推迟会议再议。
3）根据表决情况显示“否决”“通过”“再议”字样。
显示方式自己设计。
三、电路比较方案一：用数据选择器分别将通过、否决、弃权的高低电平进行选择，之后将七人的选择结果用T触发器构成的同步二进制加法计数器进行累加。
然后用数字比较器进行比较，如果弃权的票数大于等于3，则输出为“再议”。
如果弃权的票数小于3且通过的票数大于3，则显示为“通过”。
其余的则显示为“否决”。
方案二：将七人的通过、否决票数用移位寄存器进行寄存，弃权的票数用另一组移位寄存器进行寄存，然后用CLK脉冲信号使其移位寄存器进行右移，用T触发器构成的同步二进制加法计数器进行累加，如果弃权的票数大于等于3，则输出为“再议”。
如果弃权的票数小于3且通过的票数大于3，则显示为“通过”。
其余的则显示为“否决”。
方案对比：方案一用的数据选择器比较多而且反应速度较慢，方案二用器件较少，比较好一些。
方案二：电路的总体结构 1、电路的总体原理框图图1 总体电路原理框图2、工作原理工作原理如图：投票按键部分每人有三个按键，总共21个按键，投票时按下相应的键就可以将相应的信号送入输入转换部分，输入转换部分主要由移位寄存器组成，它的作用是将投票时并行输入的数据串行输出，在控制电路的作用下，数据在这里逐个输出进入票数统计部分，这部分主要是由三个JK 触发器组成的三位二进制计数器。
实验一七人表决器（1）
第三章数字电路与数字系统设计实验实验一七人表决器一、实验目的1 ．初步了解VHDL语言。
2 ．学会用行为描述方式来设计电路。
二、实验原理用七个开关作为表决器的7个输入变量，输入变量为逻辑“1”时表示表决者“赞同”；输入变量为“0”时，表示表决者“不赞同”。
输出逻辑“1”时，表示表决“通过”；输出逻辑“0”时，表示表决“不通过”。
当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”；否则为“0”。
七人表决器设计方案很多，比如用多个全加器采用组合电路实现。
用VHDL语言设计七人表决器时，也有多种选择。
常见的VHDL语言描述方式有行为描述、寄存器传输（RTL）描述、结构描述以及这几种描述在一起的混合描述。
我们可以用结构描述的方式用多个全加器来实现电路，也可以用行为描述。
采用行为描述时，可用一变量来表示选举通过的总人数。
当选举人大于或等于4时为通过，绿灯亮；反之不通过时，黄灯亮。
描述时，只须检查每一个输入的状态（通过为“1”不通过为“0”）并将这些状态值相加，判断状态值和即可选择输出。
三、实验内容1．用VHDL语言设计上述电路。
2．下载并验证结果。
四、设计提示１．初次接触VHDL语言应注意语言程序的基本结构，数据类型及运算操作符。
２．了解变量和信号的区别。
３．了解进程内部顺序执行语句及进程外部并行执行语句的区别。
五、实验报告要求１．写出七人表决器的VHDL语言设计源程序。
2．书写实验报告时要结构合理，层次分明，在分析叙述时注意语言的流畅。
实验二格雷码变换电路一、实验目的１．用组合电路设计4位格雷码/二进制变换电路。
２．了解进程内部CASE语句的使用及用VHDL语言设计门级电路的方法。
二、实验原理用VHDL语言描述4位格雷码/二进制码变换电路有两种设计方法，即方程输入、状态选择方程。
1）方程输入法4位格雷码/二进制码的转换表如下表所示。
由此转换表（真值表）可以求得每个输出方程为：B3=G3；B2=!G3G2+G3!G2;B1=!G3!G2G1+!G3G2!G1+G3!G2!G1;B0=!G3!G2!G1G0+!G3!G2G1!G0+!G3G2G1G0+!G3G2!G1!G0+G3G2!G1G0+G3G2G1!G0+G3!G2G1G0+G3!G2!G1!G0;考虑实验时观察方便，每个输出均受一个EN信号控制；EN=0时，4个输出为0；EN=1时，4个输出由上式决定。
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预习报告
班号：学号：姓名：
一、设计题目
七人表决器的设计
二、设计任务
设计一个七人表决器，并进行模拟仿真。
三、设计要求
①有七人参与表决，显示赞同者个数。
②当赞同者达到及超过4人时，绿灯显示表示通过。
四、设计内容
1.①采用74LS161，74LS151。
②设计相应的电路图，标注元件参数，并进行仿真验证。
2.电路原理及仿真图
五、设计环境
Multisim
六、仪器设备及元器件
EEL—69模拟、数字电子技术实验箱一台
集成运算放大器实验插板一块
直流稳压电源一台
双踪示波器一台
数字万用表一块
主要元器件
两个同步加法计数器74LS161、两个数字选择器74LS151、一个与非门74LS00、导线等。