32阶FIR滤波器的FPGA实现_范晓东
基于FPGA 的FIR 滤波器的实现
基于FPGA的FIR滤波器的实现作者：天津大学电子信息工程学院（300072）郭继昌向晖滕建辅李香萍来源：《电子技术应用》摘要：提出了一种采用现场可编程门阵列器件FPGA并利用窗函数法实现线性FIR数字滤波器硬件电路的方案，并以一个十六阶低通FIR数字滤波器电路的实现为例说明了利用Xilinx公司XC4000系列芯片的设计过程。
设计的电路通过软件程序进行了验证和硬件仿真，结果表明电路工作正确可靠，能满足设计要求。
关键词： FPGA FIR数字滤波器窗函数全加器随着微电子技术的发展，采用现场可编程门阵列FPGA进行数字信号处理得到了飞速发展。
由于FPGA具有现场可编程的特点，可以实现专用集成电路，因此越来越受到硬件电路设计工程师们的青睐。
本文研究了基于FPGA的FIR数字低通滤波器硬件电路的实现方法。
用这种方法实现的滤波器内部电路结构透明化，并减小了体积，提高了工作效率。
１用窗函数法设计线性相位FIR滤波器的方法傅立叶系数h(n)实际上就是数字滤波器的冲激响应。
获得有限冲激响应数字滤波器的一种可能方法就是把式（1）的无穷级数截取为有限项级数来近似，而众所周知的吉布斯现象使得直接截取法不甚令人满意。
窗函数法是用被称为窗函数的有限加权序列{w(n)}来修正式（2）的傅立叶系数，以求得要求的有限选用汉宁（Hnnning)窗作为窗函数，函数如式（6）所示。
２十六阶FIR低通数字滤波器硬件电路设计下面以一个十六阶FIR低通滤波器为例说明硬件电路的设计方法和过程。
2.1 设计指标和参数提取2.1.1 设计指标截止频率：37.5kHz类型：低通输入数据宽度：8位阶数：16阶输出数据宽度：16位2.1.2 参数提取采用上面介绍的低通滤波器的频率响应函数和汉宁窗函数进行设计。
计算出的符合设计指标的线性相位16阶FIR数字低通滤波器的特性参数如下：h[0]=h[15]=0.000000 h[1]=h[14]=0.001992h[2]=h[13]=0.008241 h[3]=h[12]=0.018332h[4]=h[11]=0.030784 h[5]=h[10]=0.043353h[6]=h[9]=0.053550 h=[7]=h[8]=0.0592572.2 单元电路设计FIR低通数字滤波器电路分为数据位扩展、并串转换器、移位寄存器组、前加单元、中间处理单元、后处理单元以及控制单元等部分，其构成框图如图１所示。
FIR数字高通滤波器的FPGA实现
摘要对于现代社会领域，数字信号处理（digital signal processing ，DSP）技术正在以很迅速的步伐往前发展，大家知道，数字信号处理中灵活性和实时性是最基本的要求，但在以往的模拟滤波器技术中，总是有着各种问题，让滤波效果达不到较为理想的要求。
而数字滤波器随着数字信号解决水平的发展而渐渐的被进步采用，并且因为它在设计上的灵活性等优势在滤波上被许多地方当做首选方式，已经渐渐地替代了以往的过滤器。
其中，有限长单位冲击响应（Finite Impulse Response，FIR）滤波器，因为它进行设计幅频时，具有良好的线性相位，以及稳定的系统等特性在数字信处理的项目里扮演了举足轻重角色。
这次使用现场可编程门阵列（Field－Programmable Gate Array，FPGA）和Matlab/DSP Builder来来设计一个FIR数字高通滤波器，使用窗函数法以及等波纹最佳优化法两种途径来对我们需要的滤波器进行设计。
首先确定好滤波器的相关参数和制作方案，利用DSP Builder制作工具设计一个取样频率48KHZ，截止频率10.8KHZ，输入输出数据宽度都是8位的17阶有限长单位冲击响应滤波器。
在MATLAB/Simulink中建立模型文件，调用工具库中的滤波器模块，连接成设计原理框图，设置好各参数并输入到对应的设计图位置后在Simulink中进行仿真，然后将模型文件通过Signal Compiler转化为VHDL语言和其他文件，在Quartus II中进行编译，引脚锁定下载到FPGA中，利用嵌入式逻辑分析仪SignalTap II对结果波形进行验证。
关键词：数字信号处理；现场可编程门阵列；有限长单位冲击响应；DSP BuilderAbstractIn the technical field of modern society, the digital signal processing technology has been developed rapidly. As we all know, the basic requirements of the digital signal processing are flexibility and topicality . However, the former filter technology always had many problems which made the filtering effect hard to achieve the ideal aims. With the development of digital signal processing technology, the digital filter has made great progress and been utilized. What’s more, it, as the preferred way has been used in many places because of its flexibility .So it has gradually displaced the previous filter. Among them, FIR digital filter plays a vital role because of it’s well linear phrase、stable systems and many other advantages in designing the frequency amplitudes.In this paper, I have designed a FIR digital high- pass filter by using FPGA and MATLAB/DSP Builder. With the window function method and equality ripple approach method, I first have analyzed and determined the relative parameters of the filter and design proposals. Then I made the 17-order FIR digital high-pass filter’s sampling frequency in 48KHZ、cutoff frequency in 10.8KHZ and data width in 8-bit by using DSP Bulider. By establishing model files in Matlab/Simulink, I used the filter module in the library tool and linked them into the principle chart .Later I set up and input those parameters into site to analogue simulation. I translated the Signal Compiler into the VHDL and other files and compiled in Quartus II and downloaded to FPGA. At last, I used the Signal Tap II to validate the result.KEY WORD: DSP; FPGA;FIR; DSP Builder第一章引言 (1)1.1背景意义 (1)1.2主要工作和组织结构 (3)第二章FIR数字滤波器 (4)2.1FIR数字滤波器的概念 (4)2.1.1FIR数字滤波器的结构 (5)2.1.2线性相位FIR数字滤波器的结构 (6)2.1.3FIR滤波器的特点 (7)2.2 FIR数字高通滤波器的设计方法 (9)2.2.1 窗函数法 (10)2.2.2等波纹最佳逼近法 (11)第三章FIR高通滤波器的FPGA实现 (13)3.1设计目标 (13)3.2 DSP Builder的设计流程 (13)3.3窗函数法 (15)3.4 FIR滤波器模型的建立 (17)3.4.1FIR高通滤波器原理图 (17)3.4.2 验证和测试方案 (19)3.5等波纹最佳逼近法 (20)3.6两种方法比较 (24)结束语 (25)参考文献 (26)第一章引言1.1背景意义对于当今信息领域，数字信号处理技术（Digital signal processing technology）已经变的相当迅速与成熟。
FIR数字滤波器的FPGA实现研究
FIR数字滤波器的FPGA实现研究技术分类：可编程器件 | 2010-04-26电子设计工程刘庆良卢荣军李建清如今，FPGA已成为数字信号处理系统的核心器件，尤其在数字通信、网络、视频和图像处理等领域。
现在的FPGA不仅包含查找表、寄存器、多路复用器、分布式块存储器，而且还嵌入专用的快速加法器、乘法器和输入，输出设备。
FPGA具有实现高速并行运算的能力，因而成为高性能数字信号处理的理想器件。
此外，与专用集成电路(ASIC)相比，FPGA 具有可重复编程的优点。
根据单位脉冲响应的不同，数字滤波器主要分为有限脉冲响应(FIR)和无限脉冲响应(IIR)2大类。
在同样的设计要求下，IIR方式计算工作量较小。
但难以得到线性相位响应，且系统不易稳定；FIR方式的计算工作量稍大，但在设计任意幅频特性时，能保证严格的线性相位特性；由于其实现结构主要是非递归的，FlR滤波器可以稳定工作。
FIR数字滤波器是数字多普勒接收机的重要组成部分，因此，研究FIR数字滤波器的实现技术具有重要意义。
随着FPGA技术的不断发展，FPGA逐渐成为信号处理的主流器件。
而在FPGA中，数字滤波器不同的实现方法所消耗的FPGA资源是不同的，且对滤波器的性能影响也有较大差异。
1 FIR滤波器的原理及结构FIR滤波器存在N个抽头的h(n)，N称为滤波器的阶数，其数学表达式为：式中，x(k)为第k时刻的采样值，y(n)为滤波器输出。
h(k)为FIR滤波器的第k级抽头系数。
通过对h(k)进行Z变换得到FIR的传递函数H(Z)，其在Z域内的形式如下：因此，根据传递函数H(Z)和FIR滤波器系数的对称性，可得FIR滤波器的一般实现结构，如图1所示。
从串行结构中可以看出，FIR滤波过程就是一个信号逐级延迟的过程，将各级延迟输出加权累加，得到滤波输出，其中最主要的运算是乘累加运算。
FIR每完成一次滤波过程需要进行N次乘法和(N-1)次加法运算，N为滤波器的阶数。
FIR数字滤波器设计及其FPGA实现
FIR数字滤波器设计及其FPGA实现郝小江;黄昆【摘要】Based on the FPGA hardware platform, the digital FIR filter model is designed by using DSP Builder of FPGA to simulate system model and generate the VHDL project files, organize the corresponding top program to fit with the hardware system of filter. QuartusⅡ software is used to synthesis, compiler and debug the project file, and generate the schematic modules and RTL circuit diagram. By simulating and filter the square signal of 5 kHz, and downloading the generated VHDL into the hardware system, it effectively extracts the 5 kHz sine signal. The experiment results indicate that it achieves the performance of the FIR filter, and some new approaches and methods are explored for design and implement of the digital filter.%以 FPGA 为硬件平台，利用 FPGA 的DSP 开发工具DSP Builder 对数字滤波器进行建模设计及系统模型仿真，生成 VHDL 工程文件，编制相应顶层文件，使其符合滤波器硬件系统。
基于FPGA的FIR数字滤波器设计与仿真
基于FPGA的FIR数字滤波器设计与仿真杨峰【期刊名称】《四川文理学院学报》【年(卷),期】2016(26)5【摘要】In view of the application of the weak signal digital correlation detection system, designed FIR digital filter based on FPGA. Through analyze and compare the characteristics of different structure of FIR filter, and comprehensive considering the fac-tors such as processing speed and resource consumption, decided to adopt the optimized distributed algorithm to design digital filter. Finally, the functional simulation is carried out for the designed FIR low- pass digital filter. Simulation results showthat the FIR low- pass digital filter can effectively filter out noise outside of the passband, and it is satisfied with application requirement of the weak signal digital correlation detection system.%针对微弱信号数字相关检测系统的应用问题，设计了基于 FPGA的 FIR 数字滤波器。
通过对不同结构的 FIR滤波器的特性进行分析比较，结合运算处理速度和资源消耗等因素，确定采用优化的分布式算法来设计数字滤波器。
FIR滤波器的FPGA设计与实现
FIR滤波器的FPGA设计与实现摘要滤波器，就是对电路网络中某一特定频率的频点或这个除了这个频点以外的频率进行有效滤除，从而得到一个特定频率的电信号，当然也可以用以消除某一个特定频率后的电信号的这样一种器件。
而所谓的FIR滤波器，其中FIR为Finite Impulse Response 的缩写，即指有限脉冲响应滤波器（以下简称为FIR滤波器）。
FIR滤波器由于本身可以设计成任意的幅频特性的滤波器，且同时能够保证精确、严格的相位线性，这就保证了它能够拥有一个稳定的系统。
因此，FIR滤波器已经成为数字系统与数字信号处理中，以及在通信系统等领域最重要的一种滤波器。
关键词：滤波器、有限脉冲响应、可编程门列阵。
SummaryFilter, the frequency of the circuit is a network of a specific frequency or frequency other than the frequency effectively filtered out to obtain a specific frequency of the power signal or a power signal to eliminate the specific frequency after . The so-called FIR filter, wherein the FIR Finite Impulse Response Abbreviation - finite impulse response filter (hereinafter simply referred to as an FIR filter). FIR filter can be designed arbitrarily because of theiramplitude-frequency characteristics of the filter, and simultaneously to ensure accurate and strict linear phase, which ensures that it has a stable system. Therefore, FIR filter has become a digital system with digital signal processing, as well as in the field of communication systems, etc. The most important kind of filter.Key words：Filter, Finite Impulse Response,Field-Programmable Gate Array引言线性时不变系统（Linear Time-Invariant System, L.T.I）是信号与系统处理以及信号系统处理中中最常见的系统。
基于FPGA的32阶FIR滤波器设计
摘
要 ： 究 了一种采 用 Ｆ Ｇ 实现 ３ 研 ＰＡ ２阶 ＦＲ数 字滤波 器硬件 电路 方案 ； Ｉ 讨论 了窗 函数
的选择 、 波器 的结构 以及 系数 量化 问题 ； 滤 阐述 了 Ｆ Ｒ滤 波 器的 Ｆ Ｇ 实现 ， Ｉ ＰＡ 各模 块 的设
计以及如何优化硬件资源， 提高运行速度等 问 。实验结果表明 了该方法的有效性。 题
窗使能量集 中在主瓣 内， 主旁瓣 比为 ３ｄ ， 主瓣 １Ｂ 但
的宽度增加了 ｌ 倍。采用 Ｈ ｍ ｉ 窗使 ９ ． ％以 ａｍｎ ｇ ９９
上的能量集 中在主瓣 ， 主旁瓣 比达 ４ ｄ ， ３ Ｂ 主瓣 的宽 度也是矩形窗 的 ２倍 。Ｂａｋ ａ ｌ ｍ ｎ窗进一步抑制旁 ｃ 瓣， 使主旁瓣 比达到５ ｄ ， ８Ｂ 但主瓣的宽度是矩形的３
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张 兆东 ．基 于 Ｆ Ｇ Ｐ Ａ的 ３ ２阶 ＦＲ滤波器设计 Ｉ
表 １ 量化前滤 波器 系数
ｈ） （ ０ ｈ） （ ８ ｈ） （ １ ｈ９ （ ） ｈ） ｈ） （ （ ２ ３ ｈ） （ ４ ｈ） （ ５
・１ １・
含了 ＦＲ滤波器 的设计 ， Ｉ 窗函数法 由 ｆｌｆ２两个 ｉ 、ｒ ｒｉ 函数来实现， 它们分别用来设计单带、 多带滤波器， 根据前面定义的指标 ， ｂ ａ ５时 ， 当 ｅ ＝ ｔ 使用 Ｋ ｉ ｒ ａ ｅ 窗 ｓ 设计的滤波器系数 ， 如表 １ 所示 。 ＦＧ Ｐ Ａ只能进行定点数 的运算 ， 我们设计的 但
收 稿 日期 ：０ ７—０ ０ ２０ ３— ７
Ｙ ｎ ＝２ｈ Ｘ ｎ ｋ ＝ ＾ ｋ ［（ ｋ （ ） ｏ（） 一 ， （） ｎ一 Ｌ （ ｋ ） ）
ｕ Ｕ
＋ ｎ ３ ＋ ） （ 一 １ ｋ ］ 所以系统需要 １ 个乘累加器 ，１ ６ ３ 个延时单元。
FIR数字滤波器设计及其FPGA实现
中 图分 类 号 ：Ｔ Ｐ Ｔ １ ３ 文 献 标 识 码 ：Ａ 文 章 编 号 ：１ ６ ７ ４ — ７ ７ ２ ０（ ２ ０ １ ３ ） １ ９ — ０ ０ ２ ２ — ０ ３
ＦＩ Ｒ ｄ ｉ ｇ ｉ ｔ ａ ｌ ｆ ｉ ｌ ｔ ｅ ｒ ｄ ｅ ｓ ｉ ｇ ｎ ａ ｎ ｄ ｉ ｍｐ ｌ ｅ ｍｅ ｎ ｔ ａ ｔ ｉ ｏ ｎ ｏ ｎ ＦＰＧＡ
Ａｂ ｓ ｔ ｒ ａ ｃ ｔ ：Ｂ ａ ｓ ｅ ｄ ｏ ｎ ｔ ｈ ｅ Ｆ Ｐ ＧＡ ｈ ａ ｒ ｄ ｗａ ｒ ｅ ｐ ｌ ａ ｔ ｆ ｏ ｍ ，ｔ ｒ ｈ ｅ ｄ ｉ ｇ ｉ ｔ ａ ｌ Ｆ Ｉ Ｒ ｆ ｉ ｌ ｔ ｅ ｒ ｍｏ ｄ ｅ ｌ ｉ ｓ ｄ ｅ ｓ ｉ ｇ ｎ ｅ ｄ ｂ ｙ ｕ ｓ ｉ ｎ ｇ ＤＳ Ｐ Ｂ ｕ ｉ ｌ ｄ ｅ ｒ ｏ ｆ Ｆ Ｐ ＧＡ ｔ ｏቤተ መጻሕፍቲ ባይዱ
ｓ ｉ ｍ ｕ ｌ ａ ｔ ｅ ｓ ｙ ｓ ｔ ｅ ｍ ｍｏ ｄ ｅ ｌ ａ ｎ ｄ ｇ ｅ ｎ ｅ ｒ ａ ｔ ｅ ｔ ｈ ｅ Ｖ Ｈ Ｄ Ｌ ｐ ｒ ｏ ｊ ｅ ｃ ｔ ｌ ｆ ｉ ｅ ｓ ，ｏ ｒ ｇ ａ ｎ ｉ ｚ ｅ ｔ ｈ ｅ ｃ ｏ ｒ ｒ ｅ ｓ ｐ ｏ ｎ ｄ ｉ ｎ ｇ ｔ ｏ ｐ ｐ ｒ ｏ ｇ ｒ ａ ｍ ｔ ｏ ｉ ｆ ｔ ｗ ｉ ｔ ｈ ｔ ｈ ｅ ｈ ａ ｒ ｄ ｗ ａ ｒ ｅ ｓ ｙ ｓ ｔ ｅ ｍ
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32阶FIR 滤波器的FPGA 实现范晓东1,蔡德林2,桂 岳1,梁本仁1(1.安徽大学电子科学与技术学院 安徽合肥 230039;2.中国电子科技集团公司第38研究所 安徽合肥 230031)摘 要:阐述了有限冲击响应(FIR )低通滤波器的窗函数设计方法,利用并行分布式算法在现场可编程门阵列上实现了32阶FIR 低通滤波器。
采用Altera 公司中Stratix 系列芯片内部的ROM 实现了一种基于查找表结构的FIR 数字滤波器,从而将卷积运算变换成一种查表后的加法运算,提高了运算速度,节省了逻辑单元。
仿真结果表面,基于并行分布式算法的FIR 滤波器最大处理速度可以达到200M Hz 。
关键词:FIR 滤波器;FP GA ;并行分布式算法;Matlab ;Quartus Ⅱ中图分类号:TN713 文献标识码:A 文章编号:10042373X (2009)212186203Implement of 32Orders FIR Filter on FPG AFAN Xiaodong 1,CAI Delin 2,GU I Yue 1,L IAN G Benren 1(1.Electronic Science and Technology Institute ,Anhui University ,Hefei ,230039,China ;2.No.38Institute ,China Electronics Technology Group Corporation ,Hefei ,230031,China )Abstract :Windows function design method of FIR digital filter is introduced ,and the parallel distributed arithmetic is used to implement a 32orders FIR digital ing the Altera ′s Stratix series FP GA to design a new structure of ing the ROM in FP GA ,this design can convert convolution to summation.Thus ,a high process speed is improved and the Logic Ele 2ments (L E )is saved.The result of simulation shows that the max speed of FIR filter can arrive at 200M Hz based on parallel distributed arithmetic.K eywords :FIR filter ;FP GA ;parallel distributed arithmetic ;Matlab ;Quartus Ⅱ收稿日期:2009204222 随着软件无线电的发展,对于滤波器的处理速度要求越来越高。
传统的FIR 滤波器一般采用通用DSP 处理器,但是DSP 处理器采用的是串行运算,而FP GA 是现场可编程阵列,可以实现专用集成电路,另外还可以采用纯并行结构及考虑流水线结构,因此在处理速度上可以明显高于DSP 处理器。
本文采用并行分布式算法在FP GA 上设计并实现了高速处理的32阶FIR 低通滤波器[1],在此过程中利用Matlab 的数值计算与分析功能来提高设计效率。
1 FIR 低通滤波器的窗函数实现[2,3]理想的滤波器频率响应中傅里叶反变换h d (n )一定是无限长的序列,而且是非因果的,而实际要设计的滤波器h (n )是有限长的,因此要用有限长来逼近无限长的,其方法就是用一个有限长度的窗口函数序列w (n )来截取,即:h (n )=w (n )h d (n )(1) 常见的窗函数有矩形窗、巴特利特窗、汉宁窗、哈明窗、布莱克曼窗、凯泽窗。
其中,凯泽窗提供了可变的过渡带宽。
本文采用凯泽窗对FIR 滤波器进行设计,其窗函数表达式为:w (n )=I 0β1-1-2nM -12I 0[β],0≤n ≤M -1(2) I 0[・]为第一类变形零阶贝赛尔函数,形状参数β为依赖于滤波器阶数M 的参数,用来调整主瓣宽度与旁瓣衰减,选择M 可产生各种过渡带宽和接近最优的阻带衰减。
给定通带截止频率ωp ,阻带起始频率ωs ,阻带衰减A s ,凯泽窗设计中有经典公式[2]可供使用,如下:过渡带宽:Δω=ωs -ωp(3) 滤波器阶数:M λA s -7.952.286Δω(4) 形状参数:681β=011102(A s -817), A s ≥50015842(A s -21)014+0107886(A s -21),A s <500,A s ≤21(5) 对于低通滤波器:h d (n )=ωpπsin [ωp (n -N -12)]ωp (n -N -12),0≤n ≤N -10,n 为其他值(6) 假设低通数字滤波器设计指标如下:ωp =0.2π;ωs =0.4π;A s =50dB 采用上面介绍的凯泽窗,利用Matlab 编程[4]计算得到32阶FIR 低通滤波器参数如下:h (0)=h (31)=0.0010h (1)=h (30)=0.0019h (2)=h (29)=0.0005h (3)=h (28)=-0.0038h (4)=h (27)=-0.0076h (5)=h (26)=-0.0049h (6)=h (25)=0.0067h (7)=h (24)=0.0193h (8)=h (23)=0.0183h (9)=h (22)=-0.0053h (10)=h (21)=-0.0398h (11)=h (20)=-0.0531h (12)=h (19)=-0.0128h (13)=h (18)=0.0854h (14)=h (17)=0.2057h (15)=h (16)=0.288432阶FIR 低通滤波器幅频特性图如图1所示。
图1 低通FIR 滤波器的幅频特性上述求得的系数是浮点型的,而在FP GA 设计中使用的数据是定点型的,所以在设计滤波器之前要将系数转化为定点型,即系数的量化。
在本文中采用数字信号处理(DSP )技术中的Q 值法[5]对系数进行量化。
为了兼顾精度和所占用的资源,本文的系数用12位二进制来量化,得到的整数系数结果如下:h (0)=h (31)=2 h (1)=h (30)=4h (2)=h (29)=1 h (3)=h (28)=-8h (4)=h (27)=-16 h (5)=h (26)=-10h (6)=h (25)=14 h (7)=h (24)=40h (8)=h (23)=37 h (9)=h (22)=-11h (10)=h (21)=-81 h (11)=h (20)=-109h (12)=h (19)=-26 h (13)=h (18)=175h (14)=h (17)=421 h (15)=h (16)=5912 并行分布式算法原理及FPG A 设计32阶FIR 滤波器的差分方程表达式为:y (n )=∑31m =0x (n -m )h (m )(7)式中:x (n )为输入;y (n )为输出;h (n )为滤波器系数。
设x (n )用二进制可表示为:x (n )=x 0(n )+21x 1(n )+22x 2(n )+…+210x 10(n )-211x 11(n )(8)其中,最高位为符号位。
则式(7)可写为:y (31)=h (0)x (31)+h (1)x (30)+…+ h (30)x (1)+h (31)x (0)=h (0)[x 0(31)+21x 1(31)+…+ 210x 2(31)-211x 11(31)]+ h (1)[x 0(30)+21x 1(30)+…+ 210x 2(30)-211x 11(30)]+…+ h (31)[x 0(0)+21x 1(0)+…+ 210x 2(0)-211x 11(0)](9) 转换得到:y (31)=[h (0)x 0(31)+h (1)x 0(30)+…+ h (30)x 0(1)+h (31)x 0(0)]+[h (0)x 1(31)+h (1)x 1(30)+…+h (30)x 1(1)+h (31)x 1(0)]21+…+[h (0)x 10(31)+h (1)x 10(30)+…+h (30)x 10(1)+h (31)x 10(0)]210-[h (0)x 11(31)+h (1)x 11(30)+…+h (30)x 11(1)+h (31)x 11(0)]211(10) 式(10)为并行分布式算法[3],由上可以看出并行分布式算法是将滤波器表达式重新排列,分别加权求和。
与传统算法最大的不同之处是在FP GA 设计过程中以查找表[6]代替乘法器,即根据输入数据的不同,将对应781的滤波器系数预先求和保存在ROM 中,也就是将每一项的乘法求和通过并行结构查表寻值完成,提高运行速度。
具体FP GA 实现时,首先将12位的输入数据并行输入到12列32位移位寄存器分别寄存,然后以寄存器中的值为地址,对应于查找表的结果,按照式(10),每列进行相应二次幂加权,最后各列累加,在第32个数据完全输入之后得到正确的滤波器输出。
由于输入数据的延迟,在此之前滤波器输出会延迟或者产生不正确的结果,可以在实现过程中加入控制信号进行输出控制。
由于查找表的规模是随着地址的增加呈指数增加的,可以将32位的查找表划分为四个8位的查找表,从而降低对ROM 的需求[7]。
在本设计中可采用多级流水线技术[8],也就是将在明显制约系统速度的长路径上插入几级寄存器,虽然流水线会影响器件资源的使用量,但它降低了寄存器间的传播时延,允许维持高的系统时钟速率。
3 FPG A 仿真与验证由于直接将大量数据进行硬件仿真验证很不方便,因此利用Matlab 产生一个采样频率为100M Hz ,频率分别为1M Hz 与30M Hz 的两个正弦信号相加后,作为输入信号。
同样,浮点变为定点,将此信号进行12位量化,并将负数转化为补码形式,按照一定格式[9]保存为.vec 文件,导入到Quart us Ⅱ中进行仿真,时序功能仿真结果如图2所示。
图2 FIR 低通滤波器的时序功能仿真其中,clk 为时钟信号,x_in 为滤波器输入信号,y 为滤波器输出信号。
图2并不能很直观地看出并行分布式算法产生的滤波效果,可以将Quart us Ⅱ中.vwf 文件转化为.t bl 文件[10],在Matlab 中按照一定形式[9]编程可以得到时域及频域波形图,如图3,图4所示。