半导体制作工艺流程+版图设计必备

• 11。长PSG（磷硅玻璃）。
N+ N+ P-
P+
N-Si
PSG P+
CMOS集成电路工艺 --以P阱硅栅CMOS为例
• 12。光刻Ⅷ---引线孔光刻。
N+ N+ P-
P+
N-Si
PSG P+
CMOS集成电路工艺 --以P阱硅栅CMOS为例
• 13。光刻Ⅸ---引线孔光刻（反刻AL）。
PSG
N+ N+ P-
N+-BL
P-SUB
去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜 —蚀刻—清洗—去膜—清洗—蒸铝
CMOS工艺集成电路
CMOS集成电路工艺 --以P阱硅栅CMOS为例
• 1。光刻I---阱区光刻，刻出阱区注入孔
SiO2
N-Si
N-Si
CMOS集成电路工艺 --以P阱硅栅CMOS为例
三、IC构装制程
• IC構裝製程（Packaging）：利用塑膠 或陶瓷包裝晶粒與配線以成積體電路
• 目的：是為了製造出所生產的電路的保 護層，避免電路受到機械性刮傷或是高 溫破壞。
半导体制造工艺分类
MOS型
双极型
PMOS型 NMOS型 CMOS型 饱和型
非饱和型
BiMOS TTL I2L ECL/CML
第五次光刻—引线接触孔
•
SiO2
P P+
N+-BL
P N-epi P+ N-epi
N+ P+
N+-BL
P-SUB
去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜 —蚀刻—清洗—去膜—清洗
第六次光刻—金属化内连线：反刻铝
•
AL
P
P
P+
N-epiP+N-epi
N+ P+SiO2
N+-BL
• 2。阱区注入及推进，形成阱区
P-
N-Si
CMOS集成电路工艺 --以P阱硅栅CMOS为例
• 3。去除SiO2，长薄氧，长Si3N4 Si3N4
P-
N-Si
CMOS集成电路工艺 --以P阱硅栅CMOS为例
• 4。光II---有源区光刻
Si3N4
P-
N-Si
CMOS集成电路工艺 --以P阱硅栅CMOS为例
曝光方式:紫外线、X射线、电子束、极紫外
蝕刻技術（Etching Technology）
蝕刻技術（Etching Technology）是將材料使用化學反 應物理撞擊作用而移除的技術。可以分為:
濕蝕刻（wet etching）:濕蝕刻所使用的是化學溶液， 在經過化學反應之後達到蝕刻的目的.
乾蝕刻（dry etching）:乾蝕刻則是利用一种電漿蝕 刻（plasma etching）。電漿蝕刻中蝕刻的作用，可 能是電漿中离子撞擊晶片表面所產生的物理作用， 或者是電漿中活性自由基（Radical）与晶片表面原 子間的化學反應，甚至也可能是以上兩者的复合作 用。
现在主要应用技术:等离子体刻蚀
常见湿法蚀 刻 技 术
腐蚀液
被腐蚀物
H3PO4(85%):HNO3(65%):CH3COOH(100%):H2O: Al NH4F(40%）=76：3：15：5：0.01
NH4(40%):HF(40%)=7:1
SiO2,PSG
H3PO4(85%)
Si3N4
HF(49%):HNO3(65%):CH3COOH(100%)=2:15:5 Si
衬底制备 一次氧化 隐埋层光刻 隐埋层扩散
外延淀积
基区光刻
再氧化
隔离扩散
隔离光刻
基区扩散 再分布及氧化 发射区光刻 背面掺金
热氧化 发射区扩散
铝合金
反刻铝
铝淀积
接触孔光刻 再分布及氧化
淀积钝化层 压焊块光刻
中测
纵向晶体管刨面图
CBE P
N
N+ C
B
P
NPN晶体管刨面图
SiO2
第一次光刻—N+埋层扩散孔
• 1。减小集电极串联电阻 • 2。减小寄生PNP管的影响
要求： 1。 杂质固浓度大
SiO2
2。高温时在Si中的扩散系数小，
以减小上推
N+-BL
3。 与衬底晶格匹配好，以减小应力
P-SUB
涂胶—烘烤---掩膜（曝光）---显影---坚膜—蚀刻—清洗 —去膜--清洗—N+扩散(P)
半导体制造工艺流程
半导体相关知识
• 本征材料：纯硅 9-10个9
250000Ω.cm
• N型硅： 掺入V族元素--磷P、砷As、锑 Sb
• P型硅： 掺入 III族元素—镓Ga、硼B
• PN结：
P
-
-
++ + ++
N
半 导体元件制造过程可分为
• 前段（Front End）制程 晶圆处理制程（Wafer Fabrication；简称 Wafer Fab）、 晶圆针测制程（Wafer Probe）；
第四次光刻—N+发射区扩散孔
• 集电极和N型电阻的接触孔,以及外延层的反偏孔。 • Al—N-Si 欧姆接触：ND≥1019cm-3，
P P+
N+-BL
N+
P+ NP-epi
P+
N+-BL
P-SUB
SiO2
去SiO2—氧化--涂胶—烘烤---掩膜（曝光）---显影---坚膜 —蚀刻—清洗—去膜—清洗—扩散
P+ P+
N-Si
VDD SP
D
IN
OUT
D
SN
集成电路中电阻1
基区扩散电阻
SiO2 P+
R+ P
R-
N-epi N+-BL
VCC AL
N+
P+
P-SUB
集成电路中电阻2
发射区扩散电阻
SiO2
R
P+ N+
N-epi N+-BL
P-SUB
R P+
集成电路中电阻3
基区沟道电阻
SiO2 P+
R
N+
P N-epi
• 9。光ⅤI---P+区光刻，P+区注入。形成 PMOS管的源、漏区及P+保护环。
B+
P-
N-Si
CMOS集成电路工艺 --以P阱硅栅CMOS为例
• 10。光Ⅶ---N管场区光刻，N管场区注入， 形成NMOS的源、漏区及N+保护环。
As 光刻胶
P-
N-Si
CMOS集成电路工艺 --以P阱硅栅CMOS为例
P-SUB
Al P+
主要制程介绍
矽晶圓材料（Wafer）
圓晶是制作矽半導體IC所用之矽晶片，狀似圓 形，故稱晶圓。材料是「矽」， IC （Integrated Circuit）厂用的矽晶片即 為矽晶體，因為整片的矽晶片是單一完整的晶 體，故又稱為單晶體。但在整體固態晶體內， 眾多小晶體的方向不相，則為复晶體（或多晶 體）。生成單晶體或多晶體与晶體生長時的溫 度，速率与雜質都有關系。
半导体制造工艺分类
• 一 双极型IC的基本制造工艺： • A 在元器件间要做电隔离区（PN结隔离、
全介质隔离及PN结介质混合隔离） ECL（不掺金） （非饱和型） 、
TTL/DTL （饱和型） 、STTL （饱和型） B 在元器件间自然隔离
I2L（饱和型）
半导体制造工艺分类
• 二 MOSIC的基本制造工艺： 根据栅工艺分类
• 後段（Back End） 构装（Packaging）、 测试制程（Initial Test and Final Test）
一、晶圆处理制程
• 晶圆处理制程之主要工作为在矽晶圆上制作电路与 电子元件（如电晶体、电容体、逻辑闸等），为上 述各制程中所需技术最复杂且资金投入最多的过程 ， 以微处理器（Microprocessor）为例，其所需处理 步骤可达数百道，而其所需加工机台先进且昂贵， 动辄数千万一台，其所需制造环境为为一温度、湿 度与 含尘（Particle）均需控制的无尘室（CleanRoom），虽然详细的处理程序是随著产品种类与所 使用的技术有关；不过其基本处理步骤通常是晶圆 先经过适 当的清洗（Cleaning）之後，接著进行氧 化（Oxidation）及沈积，最後进行微影、蚀刻及离 子植入等反覆步骤，以完成晶圆上电路的加工与制 作。
• A 铝栅工艺 • B 硅 栅工艺 • 其他分类 1 、（根据沟道） PMOS、NMOS、CMOS 2 、（根据负载元件）E/R、E/E、E/D
半导体制造工艺分类
• 三 Bi-CMOS工艺： A 以CMOS工艺为基础 P阱 N阱
B 以双极型工艺为基础
双极型集成电路和MOS集成电 路优缺点
双极型集成电路 中等速度、驱动能力强、模拟精度高、功耗比 较大 CMOS集成电路
KOH(3%~50%)各向异向
Si
NH4OH:H2O2(30%):H2O=1:1:5 HF(49%):H2O=1:100 HF(49%):NH4F(40%)=1:10
Ti ,Co TiSi2
CVD化學气相沉積
是利用热能、电浆放电或紫外光照射等化学 反应的方式，在反应器内将反应物（通常 为气体）生成固态的生成物，并在晶片表 面沉积形成稳定固态薄膜（film）的一种 沉积技术。CVD技术是半导体IC制程中运用 极为广泛的薄膜形成方法，如介电材料 （dielectrics）、导体或半导体等薄膜材 料几乎都能用CVD技术完成。