集成触发器功能测试及转换
触发器逻辑功能测试及应用
实验六触发器逻辑功能测试及应用一、实验目的：1、掌握基本RS、JK、D、T和T′触发器的逻辑功能；2、学会验证集成触发器的逻辑功能及使用方法；3、熟悉触发器之间相互转换的方法。
二、实验原理：触发器：根据触发器的逻辑功能的不同，又可分为:三、实验仪器与器件：实验仪器设备：D2H+型数字电路实验箱。
集成块：74LS112 74LS74 74LS04 74LS08 74LS02 74LS86四、实验内容与步骤：1、基本RS触发器逻辑功能的测试：CP J KS-D R-D下降沿0 0 1 1 0 0下降沿0 1 1 1 0 0下降沿 1 0 1 1 0 1下降沿 1 1 1 1 1 03、D触发器逻辑功能测试：D CPS-D R-DQX X 0 1 0X X 1 0 1 （2）D触发器逻辑功能测试：CP J KDS DR Q×××0 1 0××× 1 0 1D CPS-D R-D0 上升沿 1 1 1 01 上升沿 1 1 0 14、不同类型时钟触发器间的转换：JK转换为D触发器：JDKDQDDQQQDDQQKQJQnnnnnnnn==+=+==+=++;)(11D转换为JK 触发器：nnnnnnQJQKDDQQKQJQ===+=++11JK转换为T触发器：KJTQTQTQ nnn==+=+1T转换为JK触发器：JK转换为RS触发器：RS转换为JK触发器：五、实验体会与要求：1、根据实验结果，写出各个触发器的真值表。
2、试比较各个触发器有何不同？3、写出不同类型时钟触发器间的转换过程。
1。
触发器的功能测试及转换
二、实验原理介绍
触发器是具有记忆、储存功能的基本逻辑部件。 它的输出状态不仅取决于输入状态而且还与它的前一个输出状态相关。 触发器是最基本、最简单的时序电路。 1、基本 RS 触发器 基本 RS 触发器具有置“0” 、置“1”和保持三种功能。S 非=0， 置 1，R 非=0，置 0。S 非、R 非都为 1 时，状态保持， 都为 0 时为不定状态，要避免。 2、JK 触发器 JK 触发器是功能完善、使用灵活和通用性较强的触发器。 JK 触发器的状态方程为： J=K=0， QN+1= QN， F/F 状态不变。 J≠K， QN+1= J， J=K=1， QN+1= JK 触发器 3、D 触发器 在 CP 端的上升沿到来时，QN+1=D D 触发器引脚逻辑图 F/F 状态由 J 决定。 ，计数式触发器。 JK 触发器逻辑符号 实验中采用 74LS112 双 基本 RS 触发器逻辑图
R=S=1时，输出端状态记录表 3、D触发器74LS74功能验证方法 双JK触发器引脚逻辑图 1).R、S端和D端分别接逻辑开关Ki; 2).CP1接P端位、复位功能。 4).R=S=1时，改变D状态，记录输出端的状态。填入记录表，验证 功能。 5).将D和Q非连着一起，构成T触发器。在CP端输入1KHz连续脉冲， 观察Q的变化， 用双踪示波器观察CP、Q和Q非的波形，注意相位关系，描绘之。 D触发器引脚逻辑图 D Q R=S=1时，输出状态记录表
本次试验，感觉完成进度较快， ，通过实验让我对各种触发器的功能有了更深的理解， 同时帮助我记住了，各触发器的状态方程。巩固了理论知识。
成绩
教师签名
陈李胜
批改时间
年
月
日
三、实验内容和数据记录
1、RS触发器功能测试
实验六触发器逻辑功能测试及转换（1）
实验六 触发器逻辑功能测试及转换一、实验目的1．掌握SR 锁存器，JK 、D 触发器的逻辑功能。
2．掌握集成触发器逻辑功能及使用方法。
3．熟悉触发器之间相互转换的方法。
二、实验原理触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。
1．SR 锁存器图6-1是由两个与非门交叉耦合构成的SR 锁存器，它不需要触发信号触发，是由低电平信号直接控制完成的。
SR 锁存器具有置“0”、置“1”和“保持”三种功能。
通常称D S ′为置位端或置1输入端，因为D S ′=0（D R ′=1）时触发器被置“1”；D R ′为复位端或置0输入端，因为D R ′=0（D S ′=1）时触发器被置“0”；当D S ′=D R ′=1时状态保持；D S ′=D R ′=0时，触发器状态不定，应避免此种情况发生，表6-1为SR 锁存器的功能表。
SR 锁存器也可以用两个“或非门”组成，此时为高电平触发有效。
2．JK 触发器在输入信号为双端的情况下，JK 触发器是功能完善、使用灵活和通用性较强的一种触发器。
本实验采用74LS76双JK 触发器，它是下降沿触发的边沿触发器。
引脚排列如图6-2所示。
JK 触发器的状态方程为：Q K Q J Q ′+′=* J 和K 是数据输入端，是触发器状态更新的依据，若J 、K 有两个或两个以上输入端时，组成“与”的关系。
Q 与Q ′ 为两个互补输出端。
通常把Q =0、Q ′=1的状态定为触发器“0”状态；而把Q =1，Q ′=0定为“1”状态。
下降沿触发JK 触发器的功能如表6-2。
JK 触发器常被用作缓冲存储器，移位寄存器和计数器。
表6-1图6-1 SR 锁存器电路结构S DR Q ′Q①D S ′、D R ′的0状态同时消失后状态不定表6－2图6－2 74LS76双JK 触发器引脚排列注：×— 任意态，↓—指CLK 由1到0，Q — 现态，*Q — 次态3．D 触发器在输入信号为单端的情况下，D 触发器用起来最为方便，其状态方程为*Q =D ，其输出状态的更新发生在CLK 脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D 端的状态。
实验五集成触发器
Qn=1 说明
且每次测试时都要将
0→1
触发器异步清零或置1。
0 0 1→0
按照右表测试并记录结果。
（c）将J、K触发器
0
接成 T’触发器。
CP接1kHz连续脉冲；
1
通过示波器双踪观察
CP和Q的波形，
1
画图并分析结果。
0→1
1 1→0
0 0→1
1→0
1
0→1
1→0
实验五 触发器
4. 实验内容及要求
（2）测试双D触发器74LS74的逻辑功能。
Q
Q
1J C1 1K J CP K SD
74LSll2双JK触发器引脚排列及逻辑符号
实验五 触发器
实验五 触发器
（3）D触发器
可用作数字信号的寄存、移位寄存、分频和波形发生等。
Q n+1 = D
14 13 12 11 10 9 8
Vcc 2RD 2D CP SD 2Q 2Q
74LS74
Q
Q
C1 1D
（5）单脉冲发生器实验 （选做） 用74LS74双D型触发器，设计一个单发脉冲发生器的实验线路。要
求将频率为１Hz的信号脉冲和手控触发脉冲分别作为两个触发器的CP 脉冲输入。只要手控脉冲送出一个脉冲，该脉冲与手控触发脉冲的时 间长短无关。
实验五 触发器
试问：能实现单发脉冲输出的原理是什么?画出电路的输出时序波形图. 下图是用双JK触发器组成的单发脉冲发生器，以供设计时参考。
实验五 触发器
3. 实验原理 （1）基本RS触发器
Q & R
Q &
S
实验五 触发器
（2）JK触发器
常用作缓冲存储器、移位寄存器和计数器。 Qn+1 = JQn + KQn
3.1触发器逻辑功能的测试与转换
方案二
若用与非门实现
= D
JK触发器特性方程: n+1 = JQ n + KQ n 触发器特性方程 Q 则:
D = J Q n + KQ n
D = J Q n KQ n
D = JQ n + K Q n
J
K
&
≥1
D
1D
C1
J
Q Q
K &
&
&
D
1D
C1
Q
1
& CP
& CP
Q
再根据JK触发器特性表进行校验: 再根据 触发器特性表进行校验: 触发器特性表进行校验
逻辑功能测试
三,D触发器逻辑功能测试 触发器逻辑功能测试
根据测试JK触发器的方法, 根据测试 触发器的方法, 触发器的方法 测试CC4013的功能,将结果 的功能, 测试 的功能 记录在表2中 记录在表 中
表2 D触发器测试功能表 触发器测试功能表
R S D CP Qn 0 置位 0 1 × × 1 0 复位 1 0 × × 1 0 逻辑功 能测试 0 0 0 0 0 0 0 0 0 1 1 ↑ ↓ ↑ ↓ 0 1 0 1 Qn+1
Q n +1
0 1 1 0 计数
再根据T触发器特性表进行校验: 再根据 触发器特性表进行校验: 触发器特性表进行校验 T 0 0 1 1
Qn
0 1 0 1
说明 保持
逻辑功能转换
触发器转换成JK触发器 二, 将D触发器转换成 触发器 触发器转换成 方案一 D触发器特性方程: Q 触发器特性方程
n +1
注意:转换后,触发方式仍为原触发器的触发方式. 注意:转换后,触发方式仍为原触发器的触发方式.
实验5集成触发器功能测试及应用
实验5 集成触发器功能测试及应用一. 实验目的掌握基本触发器的电路组成及其功能；掌握基本RS、JK、D触发器的逻辑功能；掌握集成触发器的逻辑功能及使用方法。
二三触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路最基本的逻辑单元。
RS锁存器（又叫基本RS触发器）是各种触发器构成的基本部件，也是最简单的一种触发器。
它的输入信号直接作用在触发器，无需触发信号。
可以由两个与非门交叉耦合而成。
在输入信号为单端的情况下，D触发器用来最为方便，其状态方程为Q n+1=D，其输出状态的更新发生在CP脉冲边沿，属于边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D 触发器的应用很广，可用作数信号的寄存，位移寄存，分频和波形发生等。
在输入信号为双端的情况下，JK触发器是功能完善.使用灵活和通用性较强的一种触发器。
本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。
J-K触发器使用时要查清引线排列，其特征方程为。
四. 实验内容与步骤1.基本RS触发器建立与测试(1)在实验箱上选取一个14P插座，按定位标记插好74LS00集成块，根据右图连接实验线路。
(2)将实验箱上＋5V直流电源接74LS00的14脚，地接7脚。
将、接电平开关输出口，输出Q接发光二级管。
(3)按下表在输入端输入相应电平，观察并记录输出逻辑电平显示情况（发光管亮，表示输出高电平“1”，发光管不亮，表示输出低电平“0”）。
2.验证D触发器功能1)在实验箱上选取一个14P插座，按定位标记插好74LS74集成块，将实验箱上＋5V直流电源接74LS74的14脚，地接7脚。
将双D 触发器74LS74中的一个触发器的，和D 输入端分别接逻辑开关输出口，CP 端接单次脉冲，输出端和分别接发光二极管。
2)根据输出端状态，填表2。
电子技术实验六、集成触发器功能测试及转换
任务一：维持-阻塞型D触发器的功 能测试
7
任务二、下降沿J－K触发器功能测 试
74LS76芯片的引脚排列图 如图4-20所示。自拟实验 步骤，测试其功能，并将结 果填入表4-6中。
令J＝K＝1，且在CP端加入 1kHz连续脉冲，然后用双 踪示波器观察Q—CP波形， 并与D触发器D和Q端相连 时观察到的Q端的波形相比 较，看看有何异同点？
4
四、卖验仪器及材科
1、双踪示波器；
2、 RXS－1B数字逻辑电路实验箱；
3、器件： 74LS74 双上升沿D触发器 74LS76 双下降沿JK触发器 74LS86 四2输入异或门
5
任务一、维持-阻塞型D触发器的功 能测试
1、分别在SD和RD端加低电平，观察并 记录Q和Q非端的状态。当SD和RD端同 时加低电平时，输出将为高电平，但是 此时如果SD和RD端再同时加高电平， 对应的输出状态是不确定的。
2、令SD和RD端为高电平，D端分别接 入高、低电平，同时用手动脉冲作为 CP，然后观察并记录当CP为0－1时Q端 状态。
3、当SD＝RD＝ 1、CP＝0（或CP＝ 1）时，改变D端信号，然后观察Q端的 状态是否变化。整理上述实验数据，并 将结果填入表4-5中。
4、令SD＝RD＝ 1 ，将D和Q端相连， CP加入1kHz连续脉冲，然后用双踪示波 器观察并记录Q相对于CP的波形。
二、预习要求
1、复习各种触发器的工作原理、逻辑功能及不同 结构形式触发器的触发方式、工作特性；
2、熟悉集成D触发器、JK触发器、三态输出RS 触发器、0锁存器的引脚排列及功能;
3、复习各种触发器之间的功能转换方法。
触发器实验报告
触发器实验报告一、实验目的本次触发器实验的主要目的是深入理解触发器的工作原理和功能，通过实际操作和观察，掌握触发器在数字电路中的应用，以及其对信号的存储和转换作用。
二、实验原理1、触发器的定义与分类触发器是一种具有记忆功能的基本逻辑单元，能够存储一位二进制信息。
常见的触发器类型包括基本 RS 触发器、JK 触发器、D 触发器等。
2、基本 RS 触发器由两个与非门交叉连接而成，具有置 0 和置 1 功能，但存在输入约束条件。
3、 JK 触发器在时钟脉冲的作用下，根据输入的 J、K 信号进行状态翻转。
4、 D 触发器在时钟脉冲上升沿或下降沿时，将输入的 D 信号存储到触发器中。
三、实验设备与器材1、数字电路实验箱2、集成电路芯片：74LS00（四 2 输入与非门）、74LS74（双 D 触发器）、74LS112（双 JK 触发器）3、示波器4、导线若干四、实验内容及步骤1、基本 RS 触发器实验（1）按照电路图在实验箱上连接好 74LS00 芯片，组成基本 RS 触发器。
（2）通过改变输入 R、S 的电平，观察输出 Q 和 Q'的状态变化，并记录在表格中。
2、 JK 触发器实验（1）将 74LS112 芯片插入实验箱，按照电路图连接好 JK 触发器。
（2）设置不同的 J、K 输入组合和时钟脉冲，观察并记录 Q 和 Q'的输出状态。
3、 D 触发器实验（1）使用 74LS74 芯片搭建 D 触发器电路。
（2）改变 D 输入和时钟信号，记录 Q 和 Q'的输出。
五、实验数据记录与分析1、基本 RS 触发器数据记录｜ R ｜ S ｜ Q ｜ Q' ｜｜｜｜｜｜｜ 0 ｜ 0 ｜保持｜保持｜｜ 0 ｜ 1 ｜ 1 ｜ 0 ｜｜ 1 ｜ 0 ｜ 0 ｜ 1 ｜｜ 1 ｜ 1 ｜不定｜不定｜分析：当 R=0、S=1 时，触发器被置 1；当 R=1、S=0 时，触发器被置 0；当 R=S=0 时，触发器保持原状态；当 R=S=1 时，输出状态不定，不符合正常工作条件。
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深圳大学实验报告
课程名称：数字电路与逻辑设计
实验项目名称:集成触发器功能测试及转换
学院：
专业、班级：
指导教师：
报告人：学号：
实验报告提交时间： 2014-12-18
教务处制
一、实验目的与要求
1．悉并掌握RS、D、JK、T触发器的构成、工作原理和功能测试方法；
2．掌握不同逻辑功能触发器的相互转换；
3. 掌握三态触发器和锁存器的功能及使用方法；
4. 学会触发器、三态触发器、锁存器的应用。
二、预习要求
（1）复习各种触发器的工作原理、逻辑功能及不同结构形式触发器的触发方式、工作特性；
（2）熟悉集成D触发器、JK触发器、三态输出RS触发器、D锁存器的引脚排列及功能；
（3）复习各种触发器之间的功能转换方法。
三、实验说明
触发器是具有记忆作用的基本单元，在时序电路中时必不可少的。
触发器具有两个基本性质：
（1）在一定条件下，触发器可以维持在两种稳定状态上（0或1状态之一保持不变）；
（2）在一定的外加信号作用下，触发器可以从一种状态转变成另一种稳定状态（0-1或1-0），也就是说，触发器可记忆二进制的0或1，故被用作二进制的存储单元。
触发器可以根据有无时钟脉冲分为两大类：基本触发器和钟控触发器。
从逻辑功能，即从触发器次态和现态以及输入信号之间的关系上，可以将钟控触发器分为RS触
发器、D触发器、JK触发器、T触发器等几种类型。
当CP有效时，
RS触发器的特性方程是：Q n+1=S+RQ n（约束条件：SR=0）
D触发器的特性方程是：Q n+1=D
JK触发器的特性方程是：Q n+1n n
T触发器的特性方程是：Q n+1n n
T’触发器的特性方程是：Q n+1=Q n
钟控触发器若按触发器方式，可分为电平触发（高电平触发、低电平触发）、边沿触发（上升沿触发、下降沿触发）和主从触发三种。
电平触发：在时钟脉冲CP高（低）电平期间，触发器接受控制输入信号，从而改变其状态。
电平触发方式的根本缺陷是空翻问题。
边沿触发：仅在时钟CP的下降沿（1-0变化边沿）或上升边沿（0-1变化边沿）触发器才能接受控制输入信号，从而改变状态。
主从触发：在时钟脉冲CP高电平期间，主触发器接受控制输入信号，时钟脉冲CP下降沿时刻从触发器可以改变状态——变为主触发器的状态。
四、实验设备
1.双踪示波器；
2.RXB-1B数字电路实验箱；
3.74LS74（双上升沿D触发器）、74LS76（霜下降沿JK触发器）、74LS86（四2输入异或门）。
五、实验步骤
任务一维持-阻塞型D触发器的功能测试
74LS74的引脚排列图如图1所示。
图中，S D、R D端分别为异步置1端、置0端（或称异步置位、复位端），CP为时钟脉冲端。
试按下面步骤做实验：
（1）分别在S D、R D端加低电平，观察并记录Q、Q端的状态。
当S D、R D端同时加低电平时，输出将为高电平，当时此时如果S D、R D
确定的。
（2）令S D、R D端为高电平，D端分别接入高、低电平，同时用手动脉冲作为CP，然后观察并记录当CP为0-1时Q端状态。
（3）当S D D=1、CP=0（或CP=1）时，改变D端信号，然后观察Q端的状态是否变化。
整理上述实验数据，并将结果填入表1中。
（4）令S D=R D=1，将D和Q端相连，CP加入1kHz连续脉冲，然后用双踪示波器观察并记录Q相对于CP的波形。
V CC
2R D
1CP 2D
1S D2CP
1Q D
2Q
GND 2Q
图1 74LS74芯片的引脚排列图
表1 D触发器74LS74功能表
任务二 下降沿J-K 触发器功能测试
74LS76芯片的引脚排列图如图4-20所示。
自拟实验步骤，测试其功能，并将结果填入表4-6中。
表4-6 双J-K 下降沿触发器74LS76功能表 1CP 1K
1S D
1R D 1J V CC 2CP 2S D
2R D 2J
图4-20 74LS76芯片的引脚排列图
令J=K=1，且在CP 端加入1kHz 连续脉冲，然后用双踪示波器观察Q —CP 波形，并与D 触发器D 和Q 端的波形相比较，看看有何异同点？
设计实验步骤：
（1）分别在D D 端加低电平，观察并记录Q 、Q 端的状态。
（2）令S D D 端为高电平，令Q 端的初态为0，J 端分别接入高、低电平，同时用手动脉冲作为CP ，然后观察并记录当CP 为1-0时Q 端状态。
令S D 、R D 端为高电平，令Q 端的初态为1，K 端分别接入高、低电平，同时用手动脉冲作为CP ，然后观察并记录当CP 为1-0时Q 端状态。
整理上述实验数据，并将结果填入表2中。
任务三 触发器功能转换
（1）分别将D 触发器和J-K 触发器转换成T 触发器，并列出表达式，画出实验接线图； （2）接入1kHz 连续脉冲，观察各触发器CP 及Q 端波形，并比较两者的关系； 自拟实验数据表并填写之。
实验设计：
T 触发器的特性方程为：Q n+1=TQ n +TQ n D 触发器的特性方程是：Q n+1=D 由此可得：D=TQ n +TQ n =T ⊕Q n
JK 触发器的特性方程是：Q n+1n +KQ n 由此可得：J=T ，K=T
1、将D触发器转换成T触发器设计实验接线图：
设计实验步骤：
（1）分别在S D、R D端加低电平，观察并记录Q、Q端的状态。
（2）令S D D端为高电平，T端分别接入高、低电平，同时用手动脉冲作为CP，然后观察并记录当CP为0-1时Q端状态，并将结果填入表中。
（3）令S D=R D=1，T=1，CP加入1Hz连续脉冲，观察并记录与Q端相连的电平指示灯的状况。
+5V
2、将J-K触发器转换成T触发器：
设计实验步骤：
（1）分别在S D、R D端加低电平，观察并记录Q、Q端的状态。
（2）令S D D端为高电平，T端分别接入高、低电平，同时用手动脉冲作为CP，然后观察并记录当CP为1-0时Q端状态，并将结果填入表中。
（3）令S D=R D=1，T=1，CP加入1Hz连续脉冲，观察并记录与Q端相连的电平指示灯的状况。
设计实验接线图：
五、实验数据和表格
任务一：
表1 D触发器74LS74功能表
任务二：
任务三：
表3 将D触发器转换成T触发器
六、实验结论与分析
（1）74LS74芯片的逻辑功能符合表达式：
Q n+1=D，CP↑
Q n+1=Q n，其他情况
所以74LS74芯片是上升沿D触发器。
（2）与Q端相连的电平指示灯以相等的时间间隔闪烁。
当74LS76芯片与74LS74芯片使用同一个时钟信号时，与分别于两者相连的电平指示灯都不断闪烁，但两者的电平指示灯是以等时间间隔交替着闪烁。
（3）当由有74LS74改装的T触发器和由74LS76改装的T触发器接入同一个时钟信号时，分别于两者相连的电平指示灯以相等的时间间隔交替闪烁。
说明两者的状态转换的时刻不同
七、实验总结
这次实验因为我有认真完成预习报告，所以对需要实验的触发器的功能比较熟悉，而且实验一开始老师有带领我们一起做，所以很快就知道了现态调整的方法。
然后再结合自己预习的知识很好的完成了本次实验的全部任务，并且在这次任务中掌握了相关的几个触发器的功能以及它们之间的转换。