数字后端版图设计
集成电路后端设计简介.pptx
N型MOS管物理结构和电路符号
栅极 源极
导体 绝缘体
栅极
栅极
n
n
p 掺杂半导体衬底
n 型MOS管
漏极 源极
漏极 源极
漏极
衬底 耗尽型电路符号
衬底 增强型电路符号
第6页/共74页
P型MOS管物理结构和电路符号
栅极 源极
导体 绝缘体
栅极
栅极
p
p
n 掺杂半导体衬底
p 型MOS管
漏极
源极
第37页/共74页
CMOS传输门
CMOS传输门工作原理： 在图中的CMOS传输门采用了P管和N管对，控制信号和C分别控制P管和N管，使两管同时关断和开通。
由于PMOS管对输入信号S高电平的传输性能好，而NMOS管对输入信号S低电平的传输性能好，从而使信 号S可以获得全幅度的传送而没有电平损失。
第38页/共74页
第14页/共74页
MOS晶体管性能分析
描述NMOS器件在三个区域中性能的理想表达式为：
Ids＝
0
（a）截止区
Vgs－VT≤0
（b）线性区
0＜Vgs－VT＜ Vds （c）饱和区
第15页/共74页
MOS器件电压-电流特性
N型MOS管和P型MOS管工作在线性区和饱和区时的电压-电流特性曲线：
线性区 ︱Vds︱=︱Vgs－Vt︱
（0V）。值得指出的是，任一种逻辑状态，不管
是Vi为VDD或为VSS，两个晶体管必有一个截止。
因此，在任一逻辑状态下，只有非常小的电流从
VDD流向VSS，所以耗电很少。对高密度应用来说，
CMOS的低功耗是它最重要的优点。
第24页/共74页
一款深亚微米射频SoC芯片的后端设计与实现
一款深亚微米射频SoC芯片的后端设计与实现张志鹏;张超;刘铁锋【摘要】随着集成电路的发展,片上系统芯片(SoC)技术广泛应用于多种领域中,越来越多的射频、模拟、存储器模块集成到一块芯片中.SoC芯片后端设计面临尺寸特征小,芯片规模大,物理设计复杂程度高等问题.良好的芯片版图设计是集成电路实现和成功的基础之一.介绍了基于台积电0.18μmULL低功耗工艺设计的射频SoC 电路结构,在此基础上,详细说明了后端版图设计流程与布局规划,重点介绍了时钟模块设计,多时钟电路及复杂时序关系设计的后端布局处理,供电设计以及布线优化方法和技巧,对各类相关芯片的后端设计具有良好的借鉴意义.%With the development of integrated circuit, the system on chip (SoC) technology is widely used in many applications, as more and more RF modules, analog modules and memory modules are embedded into one chip. The SoC back-end design confronts more challenges such as smaller feature size, larger chip area and more complex physical design. A remarkable layout design is one of the elements of the integrated circuit implemention and success. RF SoC circuit structure based on TSMC 0.18μmULL low power consumption process design is introduced,and on this basis, back-end layout design process and layout planning are explained in detail,mainly focusing on the clock generation module design,back-end processing method of multi-clock circuit and complex timing relationshipdesign,power supply plan and layout optimization methods and techniques,that supplies a good reference to many relevant kinds of beck-end chip design.【期刊名称】《微处理机》【年(卷),期】2017(038)006【总页数】6页(P1-6)【关键词】片上系统芯片;后端布局;多时钟设计;时钟生成;后端流程;供电设计【作者】张志鹏;张超;刘铁锋【作者单位】中国科学院沈阳自动化研究所网络化控制系统重点实验室,沈阳110016;中国科学院沈阳自动化研究所网络化控制系统重点实验室,沈阳110016;中国科学院沈阳自动化研究所网络化控制系统重点实验室,沈阳110016【正文语种】中文【中图分类】TP277随着集成电路的发展，片上系统芯片（SoC）技术在超大规模集成电路设计的开发与市场角度已经非常成熟，广泛应用于工业控制、智能手机、平板电脑等各类芯片中。
数字后端流程一【Design_Compile】实例笔记
DC 综合DC 又称为设计综合将设计的RTL代码综合成门级网表的过程。
在DC 流程中一般要经过以下几个步骤，以项目A为例做如下分析：1】在项目子目录下创建DC文件夹，在DC文件夹下分别创建db in lib_syn log netlist rpt和script 文件夹以及一个makefile 文件用来运行DC 脚本。
2】第二步就是复制相应工艺技术库文件到lib_syn ，一般有2种文件各3个分别包括了typical worst 和best情况，一类是db，文件一类是lib 文件也可以在lc_shell 下读取lib 得到相应的db文件。
3】第三步将需要综合的设计RTL代码（V erilog 文件）复制到in 文件夹4】第四步在script 创建综合脚本，脚本创建过程将在后面介绍5】第五步编写运行脚本的makefile 文件6】第六步运行脚本而后查看综合报告，是否有违例现象出现，如果有修改脚本加以修复直到最终通过设计。
注意另外的几个文件夹作用db文件夹存放DC综合生成的项目db文件，综合网表输出到netlist 文件夹，综合程序运行报告存放在log文件夹中，而综合结果的数据报告则存放在rpt 文件夹中。
DC脚本的编写（A.scr）DC综合脚本基本上有几大部分组成1】定义综合环境中命名规则(分别对net cell port 命名)define_name_rules verilog –casesensitivedefine_name_rules verilog –type net –allowed “a-z A-Z 0-9 _ ” \-first_restricted “ _ 0-9 N ”\-replacement_char “_” \-prefix “n”define_name_rules verilog –type cell –allowed “a-z A-Z 0-9 _ ” \-first_restricted “ _ 0-9 ”\-replacement_char “_” \-prefix “u”define_name_rules verilog –type port –allowed “a-z A-Z 0-9 _ ” \-first_restricted “ _ 0-9 ”\-replacement_char “_” \-prefix “p”2】综合环境的建立指明库所在的位置Search_path = { lib_syn/db }指定综合所需目标库一般选用最恶劣情况worst 库作目标库target_library = { slow.db}创建链接库,链接库中包括了一些已经做好的设计和子模块，又包括了当前设计的目标库是设计实例化时所用的库文件link_library = { “ * ” , slow.db } + synthetic_library在上述的环境建立所需的各类库中，一般有生产商提供目标库，库中的各类cell用于逻辑映射，链接库则包括了目标库，还包括其他一些以前设计实例基本单元，我们门级网表实例化元件和单元都来自于它。
精选数字电路版图设计及标准单元技术补充
网格式布线系统要求的库设计规则
二、高度固定，宽度可变如果库中的每一个门高度不同，就会导致版图中的电源线布线混乱。最小单元高度的确定：通过模拟得到的晶体管尺寸，以及库的网格来决定。一般来说，所选择的高度要略大于这个最小高度。这种技术在模拟版图设计中也经常使用。
网格式布线系统要求的库设计规则
网格式布线系统要求的库设计规则
9、静夜四无邻，荒居旧业贫。。10、雨中黄叶树，灯下白头人。。11、以我独沈久，愧君相见频。。12、故人江海别，几度隔山川。。13、乍见翻疑梦，相悲各问年。。14、他乡生白发，旧国见青山。。15、比不了得就不比，得不到的就不要。。。16、行动出成果，工作出财富。。17、做前，能够环视四周；做时，你只能或者最好沿着以脚为起点的射线向前。。9、没有失败，只有暂时停止成功！。10、很多事情努力了未必有结果，但是不努力却什么改变也没有。。11、成功就是日复一日那一点点小小努力的积累。。12、世间成事，不求其绝对圆满，留一份不足，可得无限完美。。13、不知香积寺，数里入云峰。。14、意志坚强的人能把世界放在手中像泥块一样任意揉捏。15、楚塞三湘接，荆门九派通。。。16、少年十五二十时，步行夺得胡马骑。。17、空山新雨后，天气晚来秋。。9、杨柳散和风，青山澹吾虑。。10、阅读一切好书如同和过去最杰出的人谈话。11、越是没有本领的就越加自命不凡。12、越是无能的人，越喜欢挑剔别人的错儿。13、知人者智，自知者明。胜人者有力，自胜者强。14、意志坚强的人能把世界放在手中像泥块一样任意揉捏。15、最具挑战性的挑战莫过于提升自我。。16、业余生活要有意义，不要越轨。17、一个人即使已登上顶峰，也仍要自强不息。
标准单元技术
一般用于数字版图设计。单元库中的标准单元按照一定的规则进行设计，以便可以堆积在一起（像积木一样）形成逻辑电路。
数字电路后端设计中的一些概念
天线效应：小尺寸的MO S 管的栅极与很长的金属连线接在一起，在刻蚀过程中 ，这根金属线有可能象一根天线一样收集带电粒子 ，升高电位，而且可以击穿 MO S 管的栅氧化层，造成器件的失效。
这种失效是不可恢复的。
不仅是金属连线 ，有时候多晶硅也可以充当天线。
Antenna Ratio(N 冷 G J 二铲包J A rea丫A rea(G K ) MO S 管的输入端开始算起，直至到达该回路最顶层金属线之下的所有金属互连线 （N i ，j ，i 为互连节点所属的金属层号，j 为金属层上的互连节点编号）的面积总和。
在这些金属互连线上将会累积电荷并导致输入端MO S 管栅氧化层出现可能被击穿的潜在危险。
而顶层金属线之下连至输出端晶体管栅极的金属线并不会被计算在内，这是因为在芯片的制造过程中其上多余的游离电荷可以通过低阻的输出端 MO S 管顺畅泻放。
同理，顶层金属线也不会对 A R 的值做出任何贡献，因其最后被刻蚀完成的同时，就标志着从输入 MO S 管到 输出MO S 管的通路正式形成，多余的电荷此时全部可以通过输出端得到泻放。
栅氧化层面积 A re a ga t e则是指各个输入端口所连接到的不同晶体管 （GK ）的栅氧化层的面积总和。
以图1所 A 口聞门缸R 日込严铲Z Totallnpu tPorL-X 怕日* 工［inpuu+A 上 匕厲口 12 # inpct (2 )EM （电迁移）：电迁移是指金属材料中存在大电流的情况下，金属离子在电流作用下出现宏观移动的现象，日常生活中的家用电线等金属导线由于没有良好 这里的导体面积 A r e a m e t a l 是指从图 1 M eta!3 l\ 实Pli A ri te nn a 的计门的散热能力，稍大的电流强度就会导致保险丝熔断而断路,移现象。
集成电路芯片中的金属连线则不同：它们有良好的散热环境，通常能够承受高达105A/cm2（约为普通家用电线承受极限的100倍）以上的电流强度和由此导致的大约100°C的高温。
集成电路版图设计岗位职责职位要求
集成电路版图设计岗位职责职位要求(实用版)编制人：______审核人：______审批人：______编制单位：______编制时间：__年__月__日序言下载提示：该文档是本店铺精心编制而成的，希望大家下载后，能够帮助大家解决实际问题。
文档下载后可定制修改，请根据实际需要进行调整和使用，谢谢!并且，本店铺为大家提供各种类型的实用资料，如教学心得体会、工作心得体会、学生心得体会、综合心得体会、党员心得体会、培训心得体会、军警心得体会、观后感、作文大全、其他资料等等，想了解不同资料格式和写法，敬请关注!Download tips: This document is carefully compiled by this editor.I hope that after you download it, it can help you solve practical problems. The document can be customized and modified after downloading, please adjust and use it according to actual needs, thank you!And, this store provides various types of practical materials for everyone, such as teaching experience, work experience, student experience, comprehensive experience, party member experience, training experience, military and police experience, observation and feedback, essay collection, other materials, etc. If you want to learn about different data formats and writing methods, please pay attention!集成电路版图设计岗位职责职位要求第1篇集成电路版图设计岗位职责职位要求职责描述：岗位职责：1、熟练掌握模拟集成电路或数字集成电路的设计概念和流程，独立或合作完成线路设计。
数字后端设计
dbSetGlobalPowerNet "VDD“ dbSetGlobalGroundNet "VSS“ （定义电源环和地环端口，包括VDD,VSS,AVDD,AVSS,DVDD,DVSS）
数字后端有哪些步骤？
1 Setup
auVerilogToCellsetFormField “Verilog To Cell” “Library Name“ $libname
atTimingSetup
（设置时序的要求 由于没有做时钟树插入，仍用理想时钟 ideal clock 优化的方案 寄生参数 单元延迟和线网延迟模型 串扰模型）
数字后端有哪些步骤？
3 Timing 3 执行结束后版图的效果？
只设置了 参数，对 cell的布局 没有影响
ቤተ መጻሕፍቲ ባይዱ 数字后端有哪些步骤？
4 Place 1 这一步主要做什么？
（定义cell中的三组全局电源/地）
axgLoadTDF（加载tdf文件，自己定义，指导pad摆放） astMarkHierAsPreserved（保留层次化信息）
数字后端有哪些步骤？
1 Setup 3 执行结束后版图的效果？
由于只进行了系统的设置， 加载一些文件，setup后在 单元中只能看到一个模拟 的marco
数字后端设计
Reporter: Zizhu.Feng: Date: 2013.06.08
• 三 数 字 和 模 拟 电 路 怎 样 连 接 ？
• 二 数 字 后 端 有 哪 些 步 骤 ？
• 一 什 么 是 数 字 后 端 ？
三 个 问 题
什么是数字后端？
编写 HDL 代码 布局规划
功能仿真 布局
（建库存放单元的数据，导入网表文件，建立版图单元，加载一个.tf文件定义布线的规则）
后端设计PPT演示课件
• Pre-Route Standard Cells
VDD/VSS rails on metal 1 Verify PG connection and routing
• Route Group Net
clocks bus routing
• Post-Route CTO
• Complete detailed wire routing,
conform wiring rule and order)
• Improve the density • Minimize the layer changes • Improve critical path and meet
timing requirement
Clock Tree Synthesis
• Objective:
minimize clock skew optimize clock buffers
Basic CTS Flow &
Concepts
From placement Set clock constraints
Perform clock tree synthesis
Perform clock tree optimization
Reduce timing-critical paths between the macros and interfacing logic.
Reduce interconnections in the following order:
Chip I/O to macros Macro to macro Macro to standard cell blocks
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
数字后端设计流程-10 布线
第三步 详细布线
Detail route的工作主要是将track assignment的DRC violation移除，一 次是以一个switch box (SBOX)为单位来进行修复的。SBOX由GRC构成， 且每个SBOX的边缘会重叠一个GRC的宽度。
数字后端设计流程-STA静态时序分析和后仿真
数字后端设计流程-9 布线
第二步 布线通道分配
在global route 时已经将信号线分配到每个GRC，而track assignment的 功能就是将这些信号线在分配到每个track上，决定每条线要走的路径。 Track assignment是以整个芯片为处理单位来作规划，尽量绕出又长又 直且via数目最少的绕线。
基于standcell的ASIC设计流程
算法模型 c/matlab code
RTL HDL vhdl/verilog
综合工具根据基本单元库的功能-时序模型，将行 为级代码翻译成具体的电路实现结构
NETLIST verilog Standcell library LAYOUT gds2
对功能，时序，制造参数进行检查
对Astro 而言，在detail routing 之后， 用starRC XT 提 取连线寄生参数 ，此时对延时参数的提取就更准确了， 将生成的.V和.SDF文件传递给PrimeTime做静态时序分
析。确认没有时序违规后，将这来两个文件传递给前端
人员做后仿真。
数字后端设计流程-11 DFM
什么是DFM呢？ DFM：Design For Manufacturing DFM步骤在整个布局布线流程以后开始，主要目的是通 过一些技术处理防止芯片在物理制造过程中出现问题，造 成芯片不能工作。DFM的目的在于提高良率。 DFM包括：
根据电路的连接关系将各单元和I/O Pad用互连线连接起 来，这些是在时序驱动(Timing driven ) 的条件下进行的， 保证关键时序路径上的连线长度能够最小。 布线工具会自动进行布线拥塞消除、优化时序、减 小耦合效应、消除串扰、降低功耗、保证信号完整性等 问题。
数字后端设计流程-8 布线
哪些工作要APR工具完成？ 芯片布图（RAM,ROM等的摆放、芯片供电网络配置、 I/O PAD摆放） 标准单元的布局 时钟树和复位树综合 布线
DRC
LVS DFM（Design For Manufacturing)
数字后端设计流程-3
ASTRO布局布线流程
数字后端设计流程-3
ASTRO布局布线流程
DUMMY：为了以防在芯片制造过程中的刻蚀阶段对连 线的金属层过度刻蚀从而降低电路的性能。制造工艺要求 每一层金属必须具有一定密度，因此需要工具自动往空余 部分填充冗余金属。
数字后端设计流程-14 DRC
DRC原理：基于计算机图形学！ 版图中的不同结构可以表示为不同的层，如： N阱 P阱
数字后端版图设计
基于standcell的ASIC设计流程
Concept + Market Research
Architechtural specs & RTL coding
数字前端设计。以生成 可以布局布线的网表为 终点。
No
RTL simulation
Logic Synthesis,Optimization & Scan Inserti Design Rule Check 何谓Design Rule 由于制造工艺与电路性能等原因，对版图设计有一定 要求，比如说，线宽不能低于最低线宽，N阱间应当具 有一定间距，每一层金属应当具有一定密度等等等等。
天线规则：当版图中的金属线具有一定长度时，会造成 天线效应。因此需要对自动APR工具的布线做检查。
天线效应（信号线太长造成）
Metal liftoff效应防止（由金属密度过大造成） Metal over-etching效应防止（由金属密度过低造成）
数字后端设计流程-12
基于标准单元的APR布局布线与FPGA有什么区别？ 基本原理是一样的 FPGA内部的逻辑单元以及走线资源都是固定 的，布局布线工具只是完成如何使用这些资源以 使得整个设计收敛。 而基于标准单元的APR时，标准单元位置以及 走线资源都是可以根据需要调整的，因此灵活性 更大，更容易使得整个设计收敛。
Auto Routing
DRC,LVS,ECO
Formal Verification (ECO Netlist vs CT Inserted Netlist)
Post-layout STA
Foundry—芯片代工厂， 如中芯国际。。。
Power check
Timing OK? Yes Tape Out
数字后端设计流程-6 时钟树和复位树综合
时钟树和复位树综合为什么要放在APR时再做呢？
在DC综合时并不知道各个时序元件的布局信息，时钟 线长度不确定。
DC综合时用到的线载模型并不准确。
数字后端设计流程-7 布线
布线是指在满足工艺规则和布线层数限制、线宽、
线间距限制和各线网可靠绝缘的电性能约束的条件下，
Placement grid就是所谓的unitTile, unitTile 为 一个row的最小单位，standard cell 就是摆放在 row上面，起摆放位置须对齐每个unitTile的边缘， 因此每个standardcell都必须是同一高度。
数字后端设计流程-5 布局
一般来说cell面积的占有率控制在70%左右， 布线的时候不会引起拥塞。
数字后端设计流程-5 时钟树和复位树综合
时钟树综合的目的：
低skew
低clock latency
数字后端设计流程-5 时钟树和复位树综合
芯片中的时钟网络要驱动电路中所有的时序单元，所以 时钟源端门单元带载很多，其负载延时很大并且不平衡， 需要插入缓冲器减小负载和平衡延时。时钟网络及其上 的缓冲器构成了时钟树。一般要反复几次才可以做出一 个比较理想的时钟树。
NO
Meet requirements？
YES
NETLIST
数字后端设计流程-1
目前业界广泛使用的APR(Auto Place And Route)工具有： Synopsys公司的ASTRO Cadence公司的Encounter
可以参考QUARTUS II的FITTER学习。
数字后端设计流程-2
栅
各层金属线 版图中的每一个电路原件与连接线均由一系列 具有一定大小，位于相应位置的矩形构成。 规则检查则建模为图形性质计算
数字后端设计流程-14 DRC
数字后端设计流程-15 LVS
LVS – layout vs schematic LVS是为了检查版图文件功能与原有电路设计 功能的一致性。 LVS的原理：网表比对！ 参考网表为APR工具时钟树、复位树综合 后的网表。-- HDL文件 比对网表为LVS工具从版图中提取电路元件 以及连接关系以后得到的网表 LVS软件根据标准单元库设计者提供的cdl网表 文件从版图中提取电路网表。
No
Floorplanning & Placement,
CT Insertion Formal Verification (Scan Inserted Netlist vs CT Inserted Netlist) Astro AstroRail FORMALITY PT Hercules Caliber Virtuoso
数字后端设计流程-4 布图
布图步骤主要完成宏单元的放置，电源规划以及 PAD的摆放，布图影响到整个设计的绕线难易以 及时序收敛。
数字后端设计流程-4 布图
这是一个小电路，电源 规划比较简单，对于一 个复杂的电路，还需要 横竖添加stripes，降低 IRdrop。
数字后端设计流程-5 布局
Astro是一个grid based软件，grid 分为 placement grid和routing grid.
TAPE-OUT
布局布线工具根据基本单元库的时序-几何模型， 将电路单元布局布线成为实际电路版图
数字前端设计流程
RTL file
综合
布局布线前静态时序分析
形式验证
整个ASIC设计流程都是一 个迭代的流程，在任何一步 不能满足要求，都需要重复 之前步骤，甚至重新设计 RTL代码。 模拟电路设计的迭代次数甚 至更多。。。
= 0.41 = 0.46 = 0.41 = 0.46 = 0.41 = 0.46 = 0.41 = 0.96
数字后端设计流程-8 布线
数字后端设计流程-8 布线
数字后端设计流程-8 布线
第一步 全局布线
Global route 进行时，整个芯片会被切割成一块块的global routing cell (GRC)，其目的在于建立一个绕线的蓝图。对于每个GRC，Astro会去计 算包含其中且可以使用的wire track，根据这些信息选择绕线要经过的 GRC。如图所示，有一个以X为起点Y为终点的连接需要绕线，考虑到 blockage和congestion的状况后，选择了变化4、9、14、19、24、23、 22、21、16的GRC来绕线。
Layer Layer Layer Layer Layer Layer Layer Layer
"METAL1" "METAL2" "METAL3" "METAL4" "METAL5" "METAL5" "METAL7" "METAL8"
pitch pitch pitch pitch pitch pitch pitch pitch
数字后端设计流程-16 LVS
什么时候需要做DRC/LVS？ 只要对版图信息做修改，就需要做DRC/LVS检 查。