七人表决器
七人表决器设计设计报告
七人表决器设计一.设计要求1. 能够完成七人表决的功能，并且直观的显示结果：决议通过显示字母P，否则显示字母E；2.能够选择显示表决双方的人数，有控制开关与显示指示灯，并且能够实时的显示反对与赞成的人数；3.能够选择是否记名，并有指示灯显示。
当选择记名时，与表决参与者相对应的指示灯亮起；4.不设置弃权的状况，超过三人同意则表示决议通过。
二.设计思路1.使用Altera的Cyclone II器件，FPGA型号为EP2C35F672C6N；开发平台为Quartus II 8.02.使用6个拨动开关用以进行表决，开关闭合时表示同意，断开时表示不同意；3.使用6个LED用以显示表决的个人结果，用以显示记名时的情况。
LED亮起表示表决人同意，否则表示不同意；4.使用一个七段数码管用以显示表决结果，通过显示P，否则显示E；另外使用两个数码管用以分别显示同意与不同意的人数；5.使用两个拨动开关控制是否记名，是否显示表决的人数结果；6.其他电路按需要搭建。
三.硬件系统组成框图注释：set：选择是否记名set1：选择是否显示投票人数及比例xin[0:6]:表决输入，分别是七个拨动开关sel：输出指示是否记名投票sel1：输出指示是否显示投票人数及比例xout[0:6]:译码用数码管输出表决是否通过xout0[0:6]:译码用数码管输出同意的人数（set1=1）xout1[0:6]:译码用数码管输出不同意同意的人数（set1=1）xout2[0:6]:译码用七个LED输出记名结果设计HDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity biao isport (set, set1: in std_logic ; ----控制按键xin: in std_logic_vector ( 6 downto 0 ); ----按键输入表决sel,sel2: out std_logic; -------控制指示灯xout,xout0,xout1,xout2 : out std_logic_vector ( 6 downto 0 )); ----xout显示结果，xout0显示否决的人数，xout1赞成的人数，xout2 LED输出end entity ;architecture bev of biao isbeginprocess ( xin ,set,set1)variable j: integer :=0;beginj:=0;for i in 0 to 6 loop ------统计同意的个数if xin(i)='1' thenj:=j+1;end if;end loop;if (set='1') then -------是否记名投票sel<='1';xout2<=xin; -------记名投票elsesel<='0';xout2<="0000000";end if;if j>3 then ------判决是否表决通过并输出结果xout<="0001100"; ----数码管显示Pelse xout<="0000110"; -----数码管显示Eend if;if set1='1' then ------是否显示表决比例sel2<='1'; ------显示指示灯亮并且译码输出同意与不同意的数目case j is ------显示赞成的人数when 0 =>xout1<="1000000";when 1 =>xout1<="1111001";when 2 =>xout1<="0100100";when 3 =>xout1<="0110000";when 4 =>xout1<="0011001";when 5 =>xout1<="0010010";when 6 =>xout1<="0000010";when 7 =>xout1<="1111000";when others =>xout1<="XXXXXXX";end case;case j is ------显示不赞成的人数when 7 =>xout0<="1000000";when 6 =>xout0<="1111001";when 5 =>xout0<="0100100";when 4 =>xout0<="0110000";when 3 =>xout0<="0011001";when 2 =>xout0<="0010010";when 1 =>xout0<="0000010";when 0 =>xout0<="1111000";when others =>xout0<="XXXXXXX";end case;else ------不显示表决比例sel2<='0';xout0<="1111111"; ----不显示数字xout1<="1111111";end if;end process;end architecture bev;四.DE2平台仿真1.在Quartus中打开已经建好的工程文件；2.按要求选择设备并且分配管脚，重新编译，连接实验板的电源线与下载线，下载程序文件3.分别拨动开关sw0到sw6，看是否能够满足基本要求；在分别拨动sw16，sw17，看是否能够按要求显示表决人数结果与对应的LED灯是否正常亮与灭。
实验2七人表决器概要
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ZY11EDA13BE实验箱简介
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1. 实验箱俯视图
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本实验箱采用先进的主板＋适配板＋扩展板的灵活 结构，并采用ALTERA公司ACEX系列3万门的 FPGA器件EP1K30QC208－2为核心处理芯片。提 供1968个寄存器，24576个存储位，30000个典型门 ，因此EP1K30非常适合于构建复杂逻辑功能和存 储功能。
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电源的打开顺序是:先打开交流开关,再打开直流开关, 最后打开各个模块的控制开关。电源关掉的顺序刚 好相反。
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4用配置/编程模块，可以使 用本模块对ALTERA、LATTICE、XILINX等国际著名P LD公司的几乎所有isp器件或FPGA/CPLD器件进行编程 下载并且能自动识别目标器件。
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3)锁定后重新编译；
引脚重新定义后必须再通过编译器 “Compile”对文件重新进行编译，以 便将引脚信息编入下载文件中。此时 回到原来的设计文件“7vote.gdf”上 的输入输出信号旁都标有其对应的管 脚号。
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编程下载
1）将25针下载电缆线一端插入LPT1（打印 机口即并行口），另一端连接到实验箱主板 系统的通用编程模块DB25接口，再用十针连 接线一端插入该模块JTAG下载接口固定不变， 另一端连接到主板系统的配置模块中目标芯 片的下载接口，打开系统主板电源。
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2. 核心芯片俯视图
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EP1K30包含一个嵌入式阵列来完成存储功能， 一个逻辑阵列来完成通用逻辑功能和众多的引 脚从而使其可以作为接口与系统组件有效连接。 做实验时切记不要用手触摸核心芯片A，静电可 能会损坏此贴片芯片。
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3. 电源模块
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电源模块包括3个开关，7个电压输出插孔。其 中交流开关用于打开从220V交流电源接入的内部 变压器，为实验箱提供基本工作电源。打开交流 开关，电源指示灯PL0亮，实验箱进入待机状态。 按钮开关APW1用于打开主板中模块工作电源，按 下APW1后，电源指示灯PL1亮，实验箱进入工作 状态，为系统提供+5V,+3.3V,+2.5V,+1.8V电源 。 按钮开关APW2用于打开＋12V，－12V电源，按 下APW2后，电源指示灯PL2、PL3亮。
实验一七人表决器实验指导书
EDA实验指导书（EL-SOPC4000实验箱）指导老师：姚晓通电工电子实验中心七人表决器一、实验目的1．了解表决器的原理。
2．熟悉QuartusII软件建立工程，图形输入法进行设计。
3．熟悉整个开发的流程，初步使用EL-SOPC4000实验箱。
二、实验原理所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。
七人表决器顾名思义就是由七个人来投票，当同意的票数大于或者等于4人时，则认为同意；反之，当否决的票数大于或者等于4人时，则认为不同意。
实验中用7个拨挡开关来表示七个人，当对应的拨挡开关输入为‘1’时，表示此人同意；否则若拨挡开关输入为‘0’时，则表示此人反对。
表决的结果用一个LED表示，若表决的结果为同意，则LED被点亮；否则，如果表决的结果为反对，则LED不会被点亮。
根据电路状态转换表→设计数值输出→运用门电路设计电路图→仿真运行→实现七人多数表决器的设计。
电路状态转换图：根据电路状态转换图设计电路，用一个半加器实现设计一个全加器，运用4个全加器实现七人表决器的设计。
(2)半加器电路设计：图 1 半加器的原理图(3)全加器电路设计：图 2 全加器的原理图(4)七人表决器电路设计：图3 七人表决器的原理图三、实验内容(1)根据设计要求，绘制出电路状态转换图，实现七人四票制表决。
(2)根据电路状态转换图，用门电路设计出七人表决器。
(3)运用半加器，全加器，实现表决器的设计。
(4)逻辑设计要求：用七个开关作为表决器的七个输入变量，逻辑“1”时表示“赞同”，逻辑“0”时表示“不赞同”，用发光二极管作为输出指令，输出逻辑“1”表示“通过”；输出逻辑“0”时表示“不通过”。
当表决器的七个输入变量中的4个以上(包含4个)为“1”时，则表决器输出为“1”；否则为“0”。
通过状态用LED1表示，未通过用LED2表示。
四、实验步骤1．首先打开QuartusII软件，新建工程voter7。
VHDL 7人表决器
一、实验目的1、掌握VHDL设计流程2、熟悉应用型电路设计方法二、实验内容设计七人表决器电路，系统有七个输入，每个输入端输入‘1’为通过，‘0’为不通过，七个输入中通过者超过半数输出为‘1’。
三、实验设备1、硬件：PC机一台2、软件：Maxplus2环境四、实验设计程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DFF1 ISPORT (A1,A2,A3,A4,A5,A6,A7:IN STD_LOGIC;Y:OUT STD_LOGIC);END;ARCHITECTURE bhv OF DFF1 ISBEGINPROCESS(A1,A2,A3,A4,A5,A6,A7)VARIABLE SUM:INTEGER RANGE 0 TO 7;BEGINSUM:=0;IF A1='1'THEN SUM:=SUM+1;END IF;IF A2='1'THEN SUM:=SUM+1;END IF;IF A3='1'THEN SUM:=SUM+1;END IF;IF A4='1'THEN SUM:=SUM+1;END IF;IF A5='1'THEN SUM:=SUM+1;END IF;IF A6='1'THEN SUM:=SUM+1;END IF;IF A7='1'THEN SUM:=SUM+1;END IF;IF SUM>3 THEN Y<='1';ELSE Y<='0';END IF;END PROCESS;END;实验思路分析：在实体H_7中定义端口A1,A2,A3,A4,A5,A6,A7 和GAIN，其中A1,A2,A3,A4,A5,A6,A7为七位标准逻辑向量，用于表示七个人，GAIN为标准逻辑输出。
七人表决器实验报告
七人表决器实验报告七人表决器实验报告引言：在日常生活中，我们经常会遇到需要做决策的情况。
而在集体决策中，如何快速、公正地达成共识成为了一个重要的问题。
为了解决这一问题，我们进行了七人表决器的实验。
本实验旨在探索七人表决器在集体决策中的效果和影响因素。
实验设计：我们邀请了七位志愿者参与实验，每个人都具有不同的背景和观点。
在实验开始前，我们向每位参与者提供了相同的决策问题，并要求他们独立思考并给出自己的答案。
然后，我们将七人表决器放置在桌面上，并告知参与者如何使用。
在每次决策中，参与者需要将自己的决策结果输入到表决器中，然后等待其他人完成决策。
当所有参与者完成决策后，表决器会自动计算出最终的决策结果。
实验结果：通过观察实验过程和分析实验数据，我们得出了以下结论：1. 影响决策结果的因素：参与者的个人观点、决策顺序以及决策权重等因素都可能影响最终的决策结果。
在实验中，我们发现当个人观点相差较大时，决策结果往往会偏向于多数人的意见。
而当个人观点相似或相同时，决策结果则更容易达成一致。
2. 决策效率的提升：相比于传统的集体讨论和投票方式，七人表决器在决策效率上具有明显的优势。
参与者只需输入自己的决策结果，无需进行冗长的讨论和辩论过程，从而节省了时间和精力。
3. 决策公正性的保障：七人表决器在一定程度上保障了决策的公正性。
由于每个参与者的决策权重相等，没有任何一方能够主导决策结果。
这种平等的决策机制能够避免个别参与者的意见被忽视或压制，从而提高了决策的公正性。
讨论：尽管七人表决器在决策效率和公正性方面具有优势，但仍存在一些潜在的问题和限制。
首先，由于每个参与者只能输入一个决策结果，可能无法充分体现个体的多样性和复杂性。
其次，决策结果可能受到决策顺序的影响，先行决策者的意见可能会对后续决策者产生影响。
此外，表决器本身的设计和算法也可能存在一定的偏差，需要进一步优化和改进。
结论：通过本次实验，我们初步探索了七人表决器在集体决策中的应用。
七人表决器——精选推荐
七人表决器一：实验目的1.掌握用VHDL硬件描述语言做数字电路综合和设计的方法。
2.熟练掌握程序的编译，仿真，生成模块及引脚号码锁定方法并下载到目标芯片。
二：实验仪器ZY11EDA12BE三：实验要求设计一个七人表决电路，当参与表决的7人中有4人或4人以上赞同时，表决器输出“1”表示通过，否则输出“0”表示不通过。
实验时，可用7个电平开关作为表决器的7个输入变量，输入“1”表示表决者“赞同”输入“0”表示表决者“不赞同”。
可在上述电路的基础上，增加数码管显示功能，显示赞同和不赞同的票数。
四：实验原理根据设计任务要求，实验电路如上图，其中key表示七个输入cp为输入脉冲，result为表决结果显示，seg[6。
0]为送数码管显示结果，sel为选择要显示的数码管其vhdl语言编写后连接，程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity biaojue isport (cp:in std_logic;key_in:in std_logic_vector(6 downto 0);result:out std_logic;seg_out:out std_logic_vector(6 downto 0);sel:out std_logic_vector(2 downto 0));end biaojue;architecture arc of biaojue issignal sum:std_logic_vector(3 downto 0);signal seg1,seg0:std_logic_vector(6 downto 0);signal sel1: std_logic_vector(2 downto 0);beginprocessvariable sum1:std_logic_vector(3 downto 0);beginsum1:="0000";for i in 0 to 6 loopif key_in(i)='1' thensum1:=sum1+"0001";elsesum1:=sum1;end if;end loop;sum<=sum1;if sum(2)='1' thenresult<='1';elseresult<='0';end if;case sum iswhen "0000"=>seg1<="0111111";seg0<="0000111";when "0001"=>seg1<="0000110";seg0<="1111101";when "0010"=>seg1<="1011011";seg0<="1101101";when "0011"=>seg1<="1001111";seg0<="1100110";when "0100"=>seg1<="1100110";seg0<="1001111";when "0101"=>seg1<="1101101";seg0<="1011011";when "0110"=>seg1<="1111101";seg0<="0000110";when"0111"=> seg1<="0000111";seg0<="0111111";when others=>seg1<="0000000";seg0<="0000000"; end case;end process;process(cp)beginif(cp'event and cp='1') thenif sel1<="001"thensel1<="000";else sel1<=sel1+"001";end if;end if;end process;sel<=sel1;process(cp)beginif(cp'event and cp='1')then--sel<=sel1;if sel1="001"thenseg_out<=seg0;--sel<=sel1;elsif sel1="000" thenseg_out<=seg1;--sel<=sel1;end if;end if;end process;end arc;五：管脚锁定输入：1.掌握了用vhdl语言常用的设计方法，原理图和vhdl语言硬件描述法2.理解动态扫描电路的基本原理并实现七：参考资料《EDA技术习题与实践》《EDA与数字系统设计》。
七人表决器hdl
EDA 课程设计报告书课题名称 七人表决器设计 姓 名韩正风学 号 0113 学 院 信息学院 专 业 通信工程一班指导教师李岩2012年 12 月※※※※※※※※※ ※※ ※※ ※※※※※※※※※※※ 2010级EDA 课程设计目录目录--------------------------------------------报告内容----------------------------------------一、设计目的---------------------------------二、设计要求---------------------------------三、使用说明---------------------------------四、流程图设计-------------------------------五、程序设计---------------------------------六、实验过程及截图---------------------------七、设计总结---------------------------------八、实验心得---------------------------------九、参考文献---------------------------------七人表决器设计一、设计目的1.熟悉Quartus II软件的使用。
2.熟悉七人表决器的工作原理3.熟悉EDA开发的基本流程。
二、设计要求表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。
七人表决器由七个人来投票，当同意的票数大于或者等于4人时，则认为同意；反之，当否决的票数大于或者等于4人时，则认为不同意。
实验中用7个拨挡开关来表示七个人，当对应的拨挡开关输入为‘1’时，表示此人同意；否则若拨挡开关输入为‘0’时，则表示此人反对。
表决的结果用一个LED表示，若表决的结果为同意，则LED被点亮；否则，如果表决的结果为反对，则LED不会被点亮。
七人表决器
实验三七人表决器的设计一、实验目的1、初步了解VHDL语言。
2、学会用行为描述方式来设计电路。
二、实验原理用七个开关作为表决器的7个输入变量，输入变量为逻辑“1”时表示表决者“赞同”；输入变量为逻辑“0”时，表示表决者“不赞同”。
输出逻辑“1”时，表示表决“通过”；输出逻辑“0”时，表示表决“不通过”。
当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”；否则为“0”。
七人表决器设计方案很多，比如用多个全加器采用组合电路实现。
用VHDL语言设计七人表决器时，也有多种选择。
我们可以用结构描述的方式用多个全加器来实现电路，也可以用行为描述。
采用行为描述时，可用一变量来表示选举通过的总人数。
当选举人大于或等于4时为通过，绿灯亮；反之不通过时，黄灯亮。
描述时，只须检查每一个输入的状态（通过为“1”，不通过为“0”），并将这些状态值相加，判断状态值和即可选择输出。
三、实验内容1、用VHDL语言设计上述电路。
2、下载并验证结果。
四、设计提示1、初次接触VHDL语言应注意语言程序的基本结构，数据类型及运算操作符。
2、了解变量和信号的区别。
3、了解进程内部顺序执行语句及进程外部并行执行语句的区别。
五、实验报告要求1、写出七人表决器的VHDL语言设计源程序。
2、书写实验报告时要结构合理，层次分明，在分析叙述时注意语言的流畅。
设计思路：本设计采用多个全加器实现组合电路，用七个开关作为表决器的七个输入变量，逻辑“1”时表示“赞同”，逻辑“0”时表示“不赞同”，用发光二极管作为输出指令，输出逻辑“1”表示“通过”；输出逻辑“0”时表示“不通过”。
当表决器的七个输入变量中的4个以上(包含4个)为“1”时，则表决器输出为“1”，绿灯亮；否则为“0”绿灯不亮。
源程序及电路图绘制：1.二输入或门1)VHDL源代码LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;USE IEEE.std_logic_unsigned.ALL;ENTITY or2_1 ISPORT(A,B : IN STD_LOGIC;C : OUT STD_LOGIC);END ENTITY or2_1;ARCHITECTURE art1 OF or2_1 ISBEGINC<= A OR B;END ARCHITECTURE art1;2.半加器1)VHDL源代码LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;USE IEEE.std_logic_unsigned.ALL;ENTITY h_adder ISPORT(A,B : IN STD_LOGIC;SO,CO : OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE art2 OF h_adder ISBEGINSO<=NOT( A XOR (NOT B));CO<=A AND B;END ARCHITECTURE art2;2)原理图3.全加器1)VHDL源代码LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;USE IEEE.std_logic_unsigned.ALL;ENTITY f_adder ISPORT(AIN,BIN,CIN : IN STD_LOGIC;SUM,COUT : OUT STD_LOGIC);END ENTITY f_adder;ARCHITECTURE art3 OF f_adder ISCOMPONENT h_adder ISPORT(A, B : IN STD_LOGIC;SO,CO : OUT STD_LOGIC);END COMPONENT h_adder;COMPONENT or2_1 ISPORT(A, B : IN STD_LOGIC;C : OUT STD_LOGIC);END COMPONENT or2_1;SIGNAL S1,S2,S3:STD_LOGIC;BEGINU1:h_adder PORT MAP(A=>AIN,B=>BIN,CO=>S1,SO=>S2);U2:h_adder PORT MAP(A=>S2,B=>CIN,CO=>S3,SO=>SUM);U3:or2_1 PORT MAP(A=>S1,B=>S3,C=>COUT);END ARCHITECTURE art3;2)原理图4.七人表决器1)VHDL源代码LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;USE IEEE.std_logic_unsigned.ALL;ENTITY 7 ISPORT(A1,A2,A3,A4,A5,A6,A7 : IN STD_LOGIC;GREEN : OUT STD_LOGIC);END ENTITY 7;ARCHITECTURE art4 OF 7 ISCOMPONENT f_adder ISPORT(AIN, BIN, CIN : IN STD_LOGIC;SUM, COUT : OUT STD_LOGIC);END COMPONENT f_adder;SIGNAL S1,S2,S3,S4,S5 :STD_LOGIC;BEGINU1:f_adder PORT MAP(AIN=>A1,BIN=>A2,CIN=>A3,SUM=>S1,COUT=>S2);U2:f_adder PORT MAP(AIN=>A4,BIN=>A5,CIN=>A6,SUM=>S3,COUT=>S4);U3:f_adder PORT MAP(AIN=>S1,BIN=>S3,CIN=>A7,COUT=>S5);U4:f_adder PORT MAP(AIN=>S2,BIN=>S4,CIN=>S5,COUT=>GREEN);END ARCHITECTURE art4;2)原理图仿真与实验：1.仿真波形2.引脚锁定：实验小结及心得体会：按以上方案及过程，通过muxplus2用VHDL语言进行编程并仿真，然后下载程序到试验箱。
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EDA技术课程设计设计题目：七人表决器设计
院系：电气信息学院
专业年级：电子信息工程2010级
学生姓名：XXX
学号：XXXXXXX
指导教师：XXXXX
时间：2013年1月13日
用VHDL 设计七人表决器
一、实验目的
1、熟悉 VHDL 的编程。
2、熟悉七人表决器的工作原理。
3、进一步了解实验系统的硬件结构。
二、实验原理
所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。
七人表决器顾名思义就是由七个人来投票，当同意的票数大于或者等于4 时，则认为同意；反之，当否决的票数大于或者等于4时，则认为不同意。
实验中用7个拨动开关来表示七个人，当对应的拨动开关输入为‘1’时，表示此人同意；否则若拨动开关输入为‘0’，则表示此人反对。
表决的结果用一个LED表示，若表决的结果为同意，则 LED 被点亮；否则，如果表决的结果为反对，则 LED 不会被点亮。
同时，数码管上显示通过的票数。
三、实验内容
本实验就是利用实验系统中的拨动开关模块和LED模
块以及数码管模块来实现一个简单的七人表决器的功能。
拨动开关模块中的K1～K7表示七个人，当拨动开关输入为
‘1’时，表示对应的人投同意票，否则当拨动开关输入为
‘0’时，表示对应的人投反对票；LED 模块中 LED1 表示七人表决的结果，当 LED1 点亮时，表示此行为通过表决；否则当 LED1 熄灭时，表示此行为未通过表决。
同时通过的票数在数码管上显示出来。
四、硬件系统组成框图
五、VHDL程序实现
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity bjq7 is
port (input:in std_logic_vector(6 downto 0); led:out std_logic_vector(6 downto 0); y:out std_logic);
end;
architecture one of bjq7 is
begin
process(input)
variable cnt:integer range 0 to 7;
begin
cnt:=0;
for i in 6 downto 0 loop
if input(i)='1'then
cnt:=cnt+1;
end if;
end loop;
if cnt>3 then y<='1';
else y<='0';
end if;
case cnt is
when 0=>led<="1111110";
when 1=>led<="0110000";
when 2=>led<="1101101";
when 3=>led<="1111001";
when 4 =>led<="0110011";
when 5=>led<="1011011";
when 6=>led<="1011111";
when 7=>led<="1110000";
when others=>led<="0000000";
end case;
end process;
end;
对编写的VHDL 程序进行编译并仿真，对程序的错误进行修改。
编译仿真无误后，依照拨动开关、LED、数码管与 FPGA 的管脚连接表或参照附录进行管脚分配。
下图是本实验的管脚分配图。
分配完成后，再进行全编译一次，以使管脚分配生效。
用下载电缆通过JTAG 口将对应的sof 文件加载到FPGA 中，观察实验结果。
综合后的原理图如下图所示
六、实验结果与现象
当设计文件加载到目标器件后，拨动实验系统中拨动开关模块的K0-K7 七位拨动开关，如果拨动开关的值为“1”）即拨动开关的开关置于上端，表示此人通过表决）的个数大于或等于四时LED 模块的LED1 被点亮，否则LED1不被点亮。
同时数码管上显示通过表决的人数。
七、设计总结
在设计的过程中我熟悉了Quartus II的基本使用方法，熟
悉了EDA程序的运行环境，对各个运行器件及操作按钮有了新的认识和了解，熟悉了VHDL语言能够利用VHDL语言实现简单基本的程序。
同时也了解了试验台上大板和小板的数码管的极性。
在对按键K1-K7进行统计时，采用了按位统计的方法，利用简单的FOR循环。
通过这次EDA的课程设计,我进一的了解了EDA的编程技术及其应用。
EDA作为现在电子行业的热门技术之一，有着较强的专业性和实用性。
而此次的EDA设计给我们接触EDA技术的机会，同时为以后的就业提供了很好的演练平台。
对于这个实验，由于比较简单，没花多少时间。
所以就做了数字频率计的设计，但由于知识有限，没法把最终的实验结果得出来，很是遗憾。
所以在以后的学习中，一定会更加努力的学习。