4选1多路选择器
实验一四选一数据选择器的设计
实验一四选一数据选择器的设计实验目的：设计并实现一个四选一数据选择器，可以将四个输入信号中的一个作为输出信号进行传递。
实验原理：四选一数据选择器是多路选择器的一种，主要由输入端、控制端和输出端组成。
输入端有四个信号输入线，控制端有两个控制输入线，输出端有一个信号输出线。
通过控制输入线的不同组合，可以选择其中一个输入信号传递到输出端。
实验材料与器件：1.1片74LS153(二选四数据选择器)芯片2.4个开关按钮3.连接线4.电源线5.示波器（可选）实验步骤：1.连接电路：a. 将芯片74LS153的Vcc引脚连接到正极电源线，将GND引脚连接到负极电源线。
b.将芯片的1A、1B、2A、2B四个输入引脚分别连接到四个开关按钮。
c.将芯片的S0、S1两个控制输入引脚分别连接到两个控制开关按钮。
d.将芯片的Y输出引脚连接到输出信号线。
e.将电源线接入电源插座，通电。
2.设置控制输入：a.初始状态下，所有控制输入引脚都为低电平状态。
b.可以通过控制两个开关按钮的开关状态来改变控制输入引脚的电平。
3.输出结果观测：a.打开示波器，将其输入端连接到芯片的输出引脚，设置为观测模式。
b.通过改变控制输入的电平状态，可以选择不同的输入信号进行输出。
c.观察示波器上的输出信号波形，确保输出信号与选择的输入信号一致。
4.实验记录：a.记录不同控制输入状态下的输入信号及输出信号。
b.通过对比观测结果，验证芯片的正常工作。
实验注意事项：1.连接电路时，注意电源接线正确，避免短路或电路损坏。
2.实验过程中操作电路和仪器时，保持手部干燥，并确保安全。
3.实验完成后，关闭电源，将电路和仪器恢复原状，并整理实验记录。
4.若没有示波器，可以通过观察输出信号线连接的LED灯的亮灭来判断输出信号的状态。
实验结果与讨论：在实验中，我们设计并实现了一个四选一数据选择器，并通过改变控制输入的电平状态来选择不同的输入信号进行输出。
通过观察观测结果，我们可以发现当控制输入引脚的电平状态为低-低时，选择1A作为输出；当为低-高时，选择1B作为输出；当为高-低时，选择2A作为输出；当为高-高时，选择2B作为输出。
四选一多路选择器
四选一选择器的VHDL程序实现及仿真一、四选一选择器的基本功能描述选择器常用于信号的切换，四选一选择器常用于信号的切换，四选一选择器可以用于4路信号的切换。
四选一选择器有四个输入端input（0）~ input（3），两个信号选择端a和b及一个信号输出端y。
当a、b输入不同的选择信号时，就可以使input（0）~ input（3）中某一个相应的输入信号与输出y端接通。
例如，当a=b=“0”时，input （0）就与y接通。
四选一电路的逻辑功能真值表如下图所示：我们可以根据上面的逻辑真值表，设计四选一电路系统的VHDL 源程序，并进行程序的编译和仿真。
二、编写VHDL源程序下面为四选一选择器的VHDL源程序：四选一选择器VHDL源程序如下：LIBRARY IEEE; ***库的调用***USE IEEE.STD_LOGIC_1164.ALL; ***库的调用***ENTITY mux4 IS ***实体定义*** PORT (input:IN STD_LOGIC_VECTOR(3 DOWNTO 0); ***输入管脚的定义***a,b:IN STD_LOGIC; ***输入管脚的定义***y:OUT STD_LOGIC ); ***输出管脚的定义***END mux4;ARCHITECTURE rtl OF mux4 IS ***结构的定义***SIGNAL sel:STD_LOGIC_VECTOR (1 DOWNTO 0); ***信号定义***BEGINsel<=b&a;PROCESS (input,sel) ***进程的定义***BEGINIF(sel="00") THENy<=input(0);ELSIF(sel<="01") THENy<=input(1);ELSIF(sel<="10") THENy<=input(2);ELSEy<=input(3);END IF;END PROCESS;END rtl;三、文本文件的编译及仿真全过程在编辑器中输入并保存了以上四选一选择器的VHDL源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件，如*.cnf，*.rpt，*.snf，*.pof 等。
4选1多路选择器VHDL语言设计
4选1多路选择器VHDL语言设计在VHDL语言中设计一个4选1多路选择器主要涉及到以下几个方面：实体声明、端口声明、内部信号声明、内部结构设计、行为建模以及仿真测试。
下面是一个VHDL语言设计的参考模板，详细解释了每个步骤的实现方法。
1. 实体声明（Entity Declaration）```vhdlentity mux_4to1 isportA, B, C, D : in std_logic;S : in std_logic_vector(1 downto 0);CLK : in std_logic;Y : out std_logicend mux_4to1;```2. 端口声明（Port Declaration）端口声明定义了输入和输出端口的类型。
在这个例子中，输入和输出端口的类型都是标准逻辑类型。
```vhdlarchitecture behavioral of mux_4to1 issignal input_mux : std_logic_vector(3 downto 0);beginA <= input_mux(0);B <= input_mux(1);C <= input_mux(2);D <= input_mux(3);end behavioral;```3. 内部信号声明（Internal Signal Declaration）内部信号声明是为了辅助模块内的信号传输和处理。
在这个例子中，我们需要声明一个内部信号来保存选择信号S对应的多路选择器输入信号。
```vhdlarchitecture behavioral of mux_4to1 issignal input_mux : std_logic_vector(3 downto 0);signal mux_out : std_logic;beginA <= input_mux(0);B <= input_mux(1);C <= input_mux(2);D <= input_mux(3);end behavioral;```4. 内部结构设计（Internal Structure Design）内部结构设计定义了多路选择器的逻辑结构。
verilog4选一数据选择器原理
verilog4选一数据选择器原理Verilog中的4选1数据选择器（MUX）是一种多路选择器，可以从4个输入信号中选择一个输出信号。
这种数据选择器的原理在于根据控制信号的不同将其中一些输入信号传递到输出端。
以下是对Verilog中的4选1数据选择器的原理的详细解释。
首先，一个4选1数据选择器包括4个输入信号（A,B,C,D），一个控制信号（S），以及一个输出信号（Y）。
控制信号（S）决定了哪个输入信号将被传递到输出端。
这里采用二进制的表示方法，控制信号（S）的取值范围为0到3、具体来说，当S=00时，输入信号A将被传递到输出端，当S=01时，输入信号B将被传递到输出端，当S=10时，输入信号C将被传递到输出端，当S=11时，输入信号D将被传递到输出端。
实现4选1数据选择器需要用到逻辑门电路。
常用的逻辑门有与门（AND），或门（OR），非门（NOT）等。
首先，将控制信号（S）的两个比特分别作为两个输入端口A和B的输入信号。
这两个输入端口将分别与输入信号的每一位进行与运算，得到4个输出信号。
那么接下来，控制信号（S）的两个比特将作为输入信号的每一位的控制信号。
假设输入信号为（A0,A1）。
当控制信号（S）为（0,0）时，即A0=0，A1=0，与运算得到的输出信号为（0,0,0,0），此时输出端Y将传递输入信号A。
当控制信号（S）为（0,1）时，即A0=0，A1=1，与运算得到的输出信号为（0,1,0,0），此时输出端Y将传递输入信号B。
当控制信号（S）为（1,0）时，即A0=1，A1=0，与运算得到的输出信号为（0,0,1,0），此时输出端Y将传递输入信号C。
当控制信号（S）为（1,1）时，即A0=1，A1=1，与运算得到的输出信号为（0,0,0,1），此时输出端Y将传递输入信号D。
最后，将4个输出信号通过或门进行运算，得到输出信号Y。
具体地，将4个输出信号的每一位进行或运算，得到的结果就是输出信号Y的每一位。
实验二四选一多路选择器的设计
实验二四选一多路选择器的设计姓名：庞啟明学号：1112120110 专业：自动化一、实验目的进一步熟悉QuartusⅡ的Verilog HDL文本设计流程，学习组合电路的设计、仿真和硬件测试。
二、实验原理if_else条件语句描述方式，以过程语句引导的顺序语句，适合描述复杂逻辑系统的行为描述语句。
(1)以模块定义语句关键词module_endmodule引导完整的电路模块。
(2)以input和output语句引导模块的外部端口。
(3)以reg等关键词定义模块内将出现的相关信息的特征和数据类型。
(4)以always @ 等关键词引导对模块逻辑功能描述的语句。
负责描述电路器件的内部逻辑功能和电路结构。
三、实验设备与软件平台实验设备：计算机、FPGA硬件平台是Cyclone系列FPGA软件平台：Quartus II 9.1 (32-Bit)、5E+系统四、实验内容编写Verilog程序描述一个电路，实现以下功能：具有6个输入端口 A、B、C、D、S1、SO，A、B、C、D均为输入端口，位宽为1；Sl、S0为通道选择控制信号端，位宽为1；Y为输出端口，位宽为1。
当S1S0为“00”时，A的数据从Y输出，S1S0为“01”时，B的数据从Y输出，S1S0为“10”时，C的数据从Y输出，S1S0为“11”时，D的数据从Y输出。
五、实验步骤设计流程：1、编辑和输入设计文件(1)、新建一个文件夹如D：\MUX41 ,本工程所有文件将存放在此目录中。
1）输入VHDL源程序打开QuartusII,选择菜单File->New。
选择Verilog HDL File，输入源程序。
2）文件存盘选择File->Save As命令，找到已设立的文件夹D：\MUX41，存盘文件名应与实体名一致，存盘为MUX41.v。
当出现语句“do you want to create…..”的对话框，选择“是”自动创建工程。
这里先选择“否”，即暂时不创建工程流程。
四选一多路选择器三种方法
四选⼀多路选择器三种⽅法四选⼀多路选择器三种⽅法module MUX41a(a,b,c,d,s1,s0,y); input a,b,c,d;input s1,s0;output y;reg y;always@(a or b or c or d or s1or s0); begin:MUX41case({s1,s0})2'b00:y<=a;2'b01:y<=b;2'b10:y<=c;2'b11:y<=d;default:y<=a;endcaseendendmodule计数器module CTR(CLK,Q,R);input CLK,R;output[3:0]Q;reg[3:0]Q;always@(posedge CLK or negedge R)if(!R)Q<=0;else Q<=Q+4'b0001;endmoduleD触发器module DFF(CLK,D,Q,RST0,RST1);input CLK,D,RST0,RST1;output Q;reg Q;always@(posedge CLK or negedge RST1) begin if(!RST1)Q<=0; else if(RST0==1)Q<=0;else if(RST0==0)Q<=D;endendmoduleSR锁存器module SR(S,R,CLK,RD,Q);input S,R,RD,CLK;output Q;reg Q;wire[3:0]H;assign H={CLK,RD,S,R};always@(*)begincase(H)H<=4'b1000:Q<=Q; H<=4'b0:Q<=0; H<=4'b?1??:Q<=0; H<=4'b1010:Q<=1;H<=4'b1001:Q<=0; default:Q<=0; endcaseendendmodule⼆进制转换成格雷码module btog(b,g); input[3:0]b;output[3:0]g; assign g[3]=b[3]; assign g[2]=b[3]^b[2]; assign g[1]=b[2]^b[1]; assign g[0]=b[1]^b[0]; endmodule 格雷码转换⼆进制module gtob(b,g); input[3:0]g;output[3:0]b;assign b[3]=g[3];assign b[2]=g[3]^g[2];assign b[1]=g[2]^g[1];assign b[0]=g[1]^g[0];endmodule乘法器module mul2(H,F,R);input[1:0]H,F;output[3:0]R;assign R[0]=H[0]&F[0];assign R[1]=(H[1]&F[0])^(H[0]&F[1]);assign R[2]=(H[1]&F[0]&H[0]&F[1])^(H[1]&F[1]); assign R[3]=H[1]&F[0]&H[0]&F[1]&H[1]&F[1]; //*assign R= {R[3],R[2],R[1],R[0]};/*//*assign H={H[1],H[0]};/*//*assign F={F[1],F[0]};/*Endmodule七段数码管显⽰module SMG(A,B);input[3:0]A;output[6:0]B;reg[6:0]B;always@(A)case(A)4'b0000:B<=7'b0111111;4'b0001:B<=7'b0000110;4'b0010:B<=7'b1011011;4'b0011:B<=7'b1001111;4'b0100:B<=7'b1100110;4'b0101:B<=7'b1101101;4'b0110:B<=7'b1111101;4'b0111:B<=7'b0000111;4'b1000:B<=7'b1111111;4'b1001:B<=7'b1101111;4'b1010:B<=7'b1110111;4'b1011:B<=7'b1111100;4'b1100:B<=7'b0111001;4'b1101:B<=7'b1011110;4'b1110:B<=7'b1111001;4'b1111:B<=7'b1110001;default:B<=7'b0111111;endcaseendmodule同步复位：顾名思义，同步复位就是指复位信号只有在时钟上升沿到来时，才能有效优点：a、有利于仿真器的仿真。
四选一多路选择器实验报告
实验报告学院：电气工程学院专业：电子信息工程班级：姓名学号实验组实验时间指导教师成绩实验项目名称四选一多路选择器实验目的1．学习组合逻辑电路、编码器的功能与定义，学习Verilog和VHDL语言2．熟悉利用Quartus II开发数字电路的基本流程和Quartus II软件的相关操作3．学会使用Vector Wave波形仿真实验要求按照老师的要求完成实验，编写实验报告实验原理选择器常用于数字信号的切换 四选一选择器可以用于4路信号的切换。
四选一选择器有4个输入端input0、1、2、3.两个信号控制端a,b及一个信号输出端y。
当a,b输入不同的选择信号时 就可以使input0-input3中的一个输入信号与输出y端口接通。
用拨码开关作四位数据及两位控制端的输入 LED作输出 通过拨码开关组成控制输入端s1和s0不同组合 观察LED 与数据输入端a,b,c,d的关系 验证4选一数据选择器设计的正确性。
实验仪器软件：Altera Quartus II 9.0 集成开发环境。
实验步骤 1.选择“开始”→“所有程序”→“Altera”→“Quartus II 9.0”→“Quartus II 9.0（32bit）”，启动软件。
2.选择“File”→“New Project Wizard”，出现“Introduction”页面，如图所示，该页面介绍所要完成的具体任务。
3.单击“Next”按钮，进入工程名称的设定、工作目录的选择。
4.在对话框中第一行选择工程路径；第二行输入工程名，第三行输入顶层文件的实体名6.新建设计文件，选择“File|New”，在New对话框中选择Device Design Files下的Verilog File，单击OK，完成新建设计文件。
7.在新建设计文件中输入Verilog程序.8.结果仿真实验内容编写四选一电路的VHDL代码并仿真，编译下载验证实验数据一：实验程序:LIBRARY IEEE;USE IEEE. STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT（input：IN STD_LOGIC_VECTOR (3 DOWNTO 0)；sel：IN STD_LOGIC_VECTOR (1 DOWNTO 0)；y：OUT STD_LOGIC);END mux4；ARCHITECTURE rtl OF mux4 ISBEGINPROCESS (input，sel)BEGINIF (sel=“00”) THENy<= input（0）；ELSIF（sel=“01”）THENy<= input（1）；ELSIF（sel=“10”）THENy<= input（2）；ELSEy<= input（3）；END IF;END PROCESS;END rtl;二：程序运行图：三：波形图：实验总结本次实验学习了组合逻辑电路、编码器的功能与定义，学习了Verilog和VHDL语言，同时熟悉了利用Quartus II开发数字电路的基本流程和Quartus II 软件的相关操作，学会了使用Vector Wave波形仿真。
CMOS四选一多路选择器的线路设计与版图设计
CMOS四选⼀多路选择器的线路设计与版图设计vf D Gnd PULSE (0 5 15n 2n 2n 25n 50n).tran 1n 400n.print tran v(ctrl1) v(ctrl2) v(A) v(B) v(C) v(D) v(F)* Main circuit: Module0M1 C N1 N5 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM2 N1 ctrl1 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 N18 ctrl2 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 A ctrl1 N5 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM5 B ctrl1 N2 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM6 D N1 N2 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM7 N5 ctrl2 F Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM8 N2 N18 F Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM9 C ctrl1 N5 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM10 A N1 N5 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM11 N1 ctrl1 Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M12 N18 ctrl2 Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M13 B N1 N2 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM14 D ctrl1 N2 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM15 N5 N18 F Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM16 N2 ctrl2 F Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u* End of main circuit: Module0电路图瞬时分析波形图：版图设计：内容（⽅法、步骤、要求或考核标准及所需⼯具、设备等）⼀、实训设备与⼯具1．PVI计算机⼀台；2．Tanner Pro集成电路设计软件⼆、项⽬总体要求采⽤全CMOS线路结构，实现如下电路功能：对应选择信号的四种组合，将输⼊数据信号⼀⼀传送到输出端。
EDA技术4选1多路选择器实验报告
实验报告
学院：电子信息工程学院专业：dianzi
电子信息工程技术2014年12月20日星期六
姓名
康杰
（二）实验原理：
4选1数据选择器有两个地址输入端：S1、S0；4个数据输入端：D、C、B、A；1个输出端Y。其真值表如表1示。
表14选1数据选择器真值表
地址输入
输出
S0
S1
Y
0
A
0
1
B
1
0
C
1
1
D
（三）实验仪器及器材
PC机一台；Quartus II软件一套；KHF-5型实验开发系统一套
（四）实验方法及步骤
学号
2013030341079
班级
2013电技二班
指导老师
余华
课程名称
EDA技术与VHDL
成绩
实验名称
4选1多路选择器
（一）实验目的：
1、熟悉数据选择器的工作原理；
2、掌握QuartusⅡ环境下4选1数据选择器的VHDL设计或原理图设计；
3、完成软件仿真，管脚配置后下载进行硬件测试。3、完成简单与非门电路的VHDL设计或原理图设计，仿真后下载到实验箱上进行硬件测试。
4，新建矢量波形文件.vwf；
5，用矢量波形文件.vwf测试VHDL文件.vhd；
6，实验箱通电、检查；
7，串口相连接PC与实验箱；
8，打开下载工具THRCPLD；
9，选择波特率、目标器件、所要下载的烧写程序.pof；
4选1多路选择器
设计题目：4选1多路选择器院系：电子信息与电气工程学院学生姓名：学号：200902070020专业班级：09电子信息工程专升本2010 年12 月9日四选一多路选择器1. 设计背景和设计方案1.1 设计背景多路选择器是典型的组合电路，在学完2选1多路选择器后，这里进行4选1多路选择器的设计实践，以充分掌握多路选择器的本质性原理，进一步熟悉VHDL的结构、语句描述、数据规则和语法特点。
1.2 设计方案4选1多路选择器的电路模型如图1-1所示，a,b,c和d分别为四个数据输入端的端口名，s1和s0为通道选择控制信号输入端的端口名，y为输出端的端口名。
主要通过s1和s0的不同组合输入来控制四个数据端的数据从y端输出。
“mux41a”是此器件的名称，从名称中可以体现出该器件的基本功能特点。
图1-1 4选1多路选择器的电路模型2. 方案实施2.1 方案描述图1-1所示的4选1多路选择器是组合电路，可以通过用IF_THEN和CASE语句的表达方式来实现其功能，选择控制信号s1和s0的数据类型为STD_LOGIC_VECTOR;当s0='0' ， s1='0' ；s0='1'，s1='0' ； s0='0' ，s1='1' ；和s0='1'， s1='1'；时，输出y分别是a,b,c和d。
这里使用IF_THEN语句来实现4选1功能，关于CASE的应用不再过多展开。
以下是用IF_THEN来实现多路选择器的VHDL描述:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41a ISPORT (s0: IN STD_LOGIC;s1: IN STD_LOGIC;d: IN STD_LOGIC;c: IN STD_LOGIC;b: IN STD_LOGIC;a: IN STD_LOGIC;y: OUT STD_LOGIC);END;ARCHITECTURE one OF mux41a ISBEGINPROCESS (s0,s1)BEGINIF s0='0' AND s1='0' THEN y<=a;ELSIF s0='1'AND s1='1' THEN y<=b;ELSIF s0='1' AND s1='0' THEN y<=c;ELSIF s0='1' AND s1='1' THEN y<=d;END IF;END PROCESS;END one;2.2 仿真验证以上程序编译后，创建生成的元件符号如图1-1，这就初步证实了该方案的可行性，从而使该电路得以物理实现。
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成绩指导老师日期《EDA技术》实验报告
实验名称：4选1多路选择器设计
院系名称：计算机科学与工程学院
专业名称：计算机科学与技术
课程名称：EDA技术
班级：
学号：
姓名：
实验一4选1多路选择器设计
一、实验目的：
1、掌握4选1多路选择器的基本结构和工作原理；
2、掌握运用Quartus2软件对4选1多路选择器的设计、分析。
二、实验原理：
4选1数据选择器的功能是从4个相互独立的数据输入端ABCD中选出一个来送至输出端，因为2位二进制代码就可表示4个地址，所以它具有2个地址输入端S0和S1。
三、设计任务及要求：
1、新建“4选1数据选择器.v”。
2、在前面板上新建两个以布尔型控件为元素的簇，分别用来表示地址输入变量S0、S1和数据输入变量ABCD，以及一个布尔型显示控件作为“输出Y”。
3、在框图中添加复合运算函数，再按照前面推导出的逻辑表达式进行连线，最终输出结果送给变量Y，最终程序前面板和框图如图1所示。
在该图中所示的前面板输入状态下，程序将从指定地址S1S0=11处取出数据端D送给输入端Y。
同理，也可以使用地址S1S0=00取出A，地址S1S0=01取出B，地址S1S0=10取出C。
四、给出设计的源程序：
module mux(EN ,IN0 ,IN1 ,IN2 ,IN3 ,SEL ,OUT );
input EN ;
input [7:0] IN0 ,IN1 ,IN2 ,IN3 ;
input [1:0] SEL ;
output [7:0] OUT ;
reg [7:0] OUT ;
always @(SEL or EN or IN0 or IN1 or IN2 or IN3 )
begin
if (EN == 0) OUT = {8{1'b0}};
else
case (SEL )
0 : OUT = IN0 ;
1 : OUT = IN1 ;
2 : OUT = IN2 ;
3 : OUT = IN3 ;
default : OUT = {8{1'b0}};
endcase
end
endmodule
五、给出序列检测器的仿真波形图：
六、心得体会：
这次实验是4选1数据选择器的设计，通过学习我掌握了Quartus II 的使用方法，运用软件和理论知识我设计出了4选1数据选择器的原理图，编译正确后，接着又对原理图进行了仿真，并且得到了预期的结果，设计的原理图简单明了，容易理解。
通过课程设计，发现自己的很多不足，自己知识的很多漏洞，看到了自己的实践经验还是比较缺乏，理论联系实际的能力还急需提高。
同时也体会到设计课的重要性和目的性所在。
本次设计课不仅仅培养了我们实际操作能力，也培养了我们灵活运用课本知识，理论联系实际，独立自主的进行设计的能力。
它不仅仅是一个学习新知识新方法的好机会，同时也是对我所学知识的一次综合的检验和复习，使我明白了自己的缺陷所在，从而查漏补缺。