数字电路习题-第七章
北京理工大学数字电路第七章答案
北京理工大学数字电路第七章答案二进制数10101转换为十进制数后为（） [单选题] *A.15B.21(正确答案)C.18D.10逻辑函数式D+D，简化后结果是（） [单选题] *A.2DB.D(正确答案)C.D²D.0一位十六进制数可以用二进制数来表示，需要二进制的位数是（） [单选题] *A.1B.2C.4(正确答案)D.16当决定某个事件的全部条件都具备时，这件事才会发生。
这种关系称为（） [单选题] *A.或逻辑B.与逻辑(正确答案)C.非D.异或010*********的8421码为（） [单选题] *A.496(正确答案)B.495C.598D.4694位二进制数可用十六进制数来表示，需要十六进制的位数是（） [单选题] *A.1(正确答案)B.2C.3D.48421BCD码用4位二进制数表示十进制数的位数是（） [单选题] *A.1(正确答案)B.2C.3D.4在数字电路中，不属于基本逻辑门是（） [单选题] *A.与门B.或门C.非门D.与非门(正确答案)如图所示门电路，电路实现的逻辑式Y= [单选题] *A.Y=(AB)\B.Y=ABC.Y=A+B(正确答案)D.Y=(A+B)\如图所示的波形图表示的逻辑关系是（）[单选题] *A.F=A·B(正确答案)B.F=A+BC.F=（A·B）\D.F=（A+B）\异或门F=A⊕B两输入端A、B中，A=1，则输出端F为（） [单选题] *A.A⊕BB.B\(正确答案)C.BD.0下列表所示的真值表完成的逻辑函数式为（）[单选题] *A.F=ABB.F=ABC.F=A⊕BD.F=A+B(正确答案)当A=B=0时，能实现F=1的逻辑运算是（） [单选题] *A.F=A·BB.F=A+BC.F=A⊕BD.F=(A+B)\(正确答案)八位二进制数能表示十进制数的最大值是（） [单选题] *A.255(正确答案)B.248C.192D.168将(01101)2转换为十进制数为（） [单选题] *A.13(正确答案)B.61C.51D.25逻辑函数式Y=A+A，化简后的结果是（） [单选题] *A.2AB.A(正确答案)C.1D.A2逻辑函数式Y=EF+E\+F\的逻辑值为（） [单选题] *A.EFB.(EF)\C.0D.1(正确答案)以下表达式中符合逻辑运算法则的是（） [单选题] *=C2B.1+1=10C.A·1=1D.A+1=1(正确答案)当逻辑函数有n个变量时，取值组合有（） [单选题] *A.nB.2nC.n²D.2"(正确答案)二进制数码为(11101)，则对应的十进制数为（） [单选题] *A.29(正确答案)B.28C.13D.14下列说法中与BCD码的性质不符的是（） [单选题] *A.一组四位二进制组成的码只能表示一位十进制B.BCD码是一种人为选定的0~9十个数字的代码C.BCD码是一组四位二进制数，能表示十六以内的任何一个十进制数(正确答案)D.BCD码有多种数字信号和模拟信号的不同之处是（） [单选题] *A.数字信号在大小上不连续，时间上连续，而模拟信号则相反B.数字信号在大小上连续，时间上不连续，而模拟信号则相反C.数字信号在大小、时间上均不连续，而模拟信号则相反(正确答案)D.数字信号在大小、时间上均连续，而模拟信号则相反“与非”运算的结果是逻辑“0”的输入是（） [单选题] *A.全部输入是“0”B.任一输入是“0”C.仅一输人是“0”D.全部输入是“1”(正确答案)相同为“0”不同为“1”，它的逻辑关系是（） [单选题] *A.或逻辑B.与逻辑C.异或逻辑(正确答案)D.同或逻辑一只四输入端或非门，使其输出为“1”的输入变量取值组合有种。
数字电路第七章答案
第七章可编程逻辑器件PLD第一节基本内容一、基本知识点（一）可编程逻辑器件PLD基本结构可编程逻辑器件PLD是70年代发展起来的新型逻辑器件，相继出现了只读存储器ROM、可编程只读存储器PROM、可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL 和可擦写编程逻辑器件EPLD等多个品种，它们的组成和工作原理基本相似。
PLD的基本结构由与阵列和或阵列构成。
与阵列用来产生有关与项，或阵列把所有与项构成“与或”形式的逻辑函数。
在数字电路中，任何组合逻辑函数均可表示为与或表达式，因而用“与门－或门”两级电路可实现任何组合电路，又因为任何时序电路是由组合电路加上存储元件（触发器）构成的，因而PLD的“与或”结构对实现数字电路具有普遍意义。
在PLD中，输入电路中为了适应各种输入情况，每一个输入信号都配有一缓冲电路，使其具有足够的驱动能力，同时产生原变量和反变量输出，为与门阵列提供互补信号输入。
输出电路的输出方式有多种，可以由或阵列直接输出，构成组合方式输出，也可以通过寄存器输出，构成时序方式输出。
输出既可以是低电平有效，也可以是高电平有效；既可以直接接外部电路，也可以反馈到输入与阵列，由此可见PLD的输出电路根据不同的可编程逻辑器件有所不同。
（二）可编程逻辑器件分类1.按编程部位分类PLD有着大致相同的基本结构，根据与阵列和或阵列是否可编程，分为三种基本类型：（1）与阵列固定，或阵列可编程（2）与或阵列均可编程（3）与阵列可编程，或阵列固定归纳上述PLD的结构特点，列于表7-1。
表7-1 各种PLD的结构特点2.按编程方式分类（1）掩膜编程（2）熔丝与反熔丝编程（3）紫外线擦除、电可编程（4）电擦除、电可编程（5）在系统编程（Isp）（三）高密度可编程逻辑器件HDPLD243通常衡量可编程逻辑器件芯片的密度是以芯片能容纳等效逻辑门的数量，一般是以2000为界限，即芯片容纳等效逻辑门小于2000门，称它为低密度可编程逻辑器件或简单的可编程逻辑器件（SPLD），若大于2000等效逻辑门，称为高密度可编程逻辑器件（HDPLD）。
数字电子技术第七章作业及答案
第七章（脉冲波形的产生与整形）作业1、简述单稳态触发器的功能特点，举例说明其应用。
由CMOS 门组成的微分型单稳态触发器如图7-1所示。
设电阻R =1k Ω，电容C =0.1μF ，试计算该电路的暂稳态时间。
图7-1 微分型单稳态触发器 解：单稳态触发器只有一个稳定状态，一个暂稳态。
在外加脉冲的作用下，单稳态触发器可以从一个稳定状态翻转到一个暂稳态。
由于电路中RC 延时环节的作用，该暂态维持一段时间又回到原来的稳态，暂稳态维持的时间取决于RC 的参数值。
利用单稳态触发器的特性可以实现脉冲整形，脉冲定时等功能。
暂稳态时间为：ms RC tw 069.0101.01069.02ln 63=⨯⨯⨯==-2、简述施密特触发器的功能特点，举例说明其应用。
图7-2所示的是施密特触发器74LS14与其输入端电压V I 的波形，试画出输出电压V O 的波形。
图7-2 施密特触发器 解：施密特触发器也有两个稳定状态，但与一般触发器不同的是，施密特触发器采用电位触发方式，其状态由输入信号电位维持；对于负向递减和正向递增两种不同变化方向的输入信号，施密特触发器有不同的阈值电压。
1. 波形变换2. 脉冲波的整形3. 脉冲鉴幅 4、构成多谐振荡器3、用定时器555组成多谐振荡器，要求输出电压V O 的方波周期为1ms ，试选择电阻与电容的数值，并画出电路图。
解：周期T 计算如下：121269.0C R R T ）（+=取C 1=0.1μF ，R 2=5.1k Ω则有：Ω=⨯-⨯=⨯⨯-⨯⨯=-=--k R C T R 3.4102.101045.1101.52101.069.010269.0343632114、试分析如图7-3所示脉冲信号产生电路。
(1)说明该电路各部分的功能。
(2)画出A 、B 、C 和v O 各点波形。
(3)已知施密特触发器CT4014的V T+=1.6V ，V T -=0.8V 。
求电路的输出脉宽t W 。
数字电路第七章答案
第七章可编程逻辑器件PLD第一节基本内容一、基本知识点（一）可编程逻辑器件PLD基本结构可编程逻辑器件PLD是70年代发展起来的新型逻辑器件，相继出现了只读存储器ROM、可编程只读存储器PROM、可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL 和可擦写编程逻辑器件EPLD等多个品种，它们的组成和工作原理基本相似。
PLD的基本结构由与阵列和或阵列构成。
与阵列用来产生有关与项，或阵列把所有与项构成“与或”形式的逻辑函数。
在数字电路中，任何组合逻辑函数均可表示为与或表达式，因而用“与门－或门”两级电路可实现任何组合电路，又因为任何时序电路是由组合电路加上存储元件（触发器）构成的，因而PLD的“与或”结构对实现数字电路具有普遍意义。
在PLD中，输入电路中为了适应各种输入情况，每一个输入信号都配有一缓冲电路，使其具有足够的驱动能力，同时产生原变量和反变量输出，为与门阵列提供互补信号输入。
输出电路的输出方式有多种，可以由或阵列直接输出，构成组合方式输出，也可以通过寄存器输出，构成时序方式输出。
输出既可以是低电平有效，也可以是高电平有效；既可以直接接外部电路，也可以反馈到输入与阵列，由此可见PLD的输出电路根据不同的可编程逻辑器件有所不同。
（二）可编程逻辑器件分类1.按编程部位分类PLD有着大致相同的基本结构，根据与阵列和或阵列是否可编程，分为三种基本类型：（1）与阵列固定，或阵列可编程（2）与或阵列均可编程（3）与阵列可编程，或阵列固定归纳上述PLD的结构特点，列于表7-1。
表7-1 各种PLD的结构特点2.按编程方式分类（1）掩膜编程（2）熔丝与反熔丝编程（3）紫外线擦除、电可编程（4）电擦除、电可编程（5）在系统编程（Isp）（三）高密度可编程逻辑器件HDPLD243通常衡量可编程逻辑器件芯片的密度是以芯片能容纳等效逻辑门的数量，一般是以2000为界限，即芯片容纳等效逻辑门小于2000门，称它为低密度可编程逻辑器件或简单的可编程逻辑器件（SPLD），若大于2000等效逻辑门，称为高密度可编程逻辑器件（HDPLD）。
数字电子技术第七章习题答案
第七章D/A 和A/D 转换器7.1填空1、8位D/A转换器当输入数字量只有最高位为高电平时输出电压为5V,若只有最低位为高电平，则输出电压为40mV 。
若输入为10001000，则输出电压为5.32V 。
2、A/D转换的一般步骤包括采样、保持、量化和编码。
3、已知被转换信号的上限频率为10kH Z，则A/D转换器的采样频率应高于20kH Z。
完成一次转换所用时间应小于50μs。
4、衡量A/D转换器性能的两个主要指标是精度和速度。
5、就逐次逼近型和双积分型两种A/D转换器而言，双积分型抗干扰能力强；逐次逼近型转换速度快。
7.2CPU O-0.625V-1.25V-1.875V-2.5V7.32R 2R 2R 2R2R R R R 2R Q0 Q1 Q2 Q33RRRU O&-+-+CP ui+ -四位二进制计数器RdV AG首先将二进制计数器清零，使U o=0。
加上输入信号（U i>0)，比较器A输出高电平，打开与门G，计数器开始计数，U o增加。
同时U i亦增加，若U i>U o，继续计数，反之停止计数。
但只要U o未达到输入信号的峰值，就会增加，只有当U o=U imax 时，才会永远关闭门G，使之得以保持。
7.41、若被检测电压U I(max)=2V，要求能分辨的最小电压为0.1mV,则二进制计数器的容量应大于20000；需用15位二进制计数器2、若时钟频率f CP=200kH Z，则采样时间T1=215×5μs=163.8ms3、TRC2V5V1⨯=RC=409.5ms7.5 1、完成一次转换需要36μs2、A/D转换器的输出为0100111118。
数字电路与数字电子技术 课后答案第七章
第七章 时序逻辑电路1.电路如图P7.1所示，列出状态转换表，画出状态转换图和波形图，分析电路功能。
图P7.1 解：（1）写出各级的W .Z 。
D 1=21Q Q ，D 2=Q 1，Z=Q 2CP( 2 ) 列分析表( 3 ) 状态转换表（4）状态转换图和波形图。
图7.A1本电路是同步模3计数器。
2. 已知电路状态转换表如表P7.1所示，输入信号波形如图P7.2所示。
若电路的初始状态为Q2Q1 = 00，试画出Q2Q1的波形图（设触发器的下降沿触发）。
Q 2 Q 1 D 2 D 1 Q 2n+1 Q 1n+1 Z0 0 0 1 0 1 0 0 1 1 0 1 0 0 1 0 0 0 0 0 1 1 1 1 0 1 0 1Q 2 Q 1 Q 2n+1 Q 1n+1 Z0 0 0 1 0 0 1 1 0 0 1 0 0 0 1 1 1 1 0 1CPCP X Q 1 0Q 2 0 Z CP Q 1 0 Q 1 0Z ( b ) Q 2 Q 1 /Z( a )011解：由状态转换表作出波形图3. 试分析图P7.3所示电路，作出状态转换表及状态转换图，并作出输入信号为0110111110相应的输出波形（设起始状态Q 2Q 1 = 00）。
( a )( b )解：（1）写W .Z 列分析表J K( 2 )CPX图P7.3CPX Q 1 0 Q 1 0 Z图P7.A2（3）作出输出波形图：1 根据状态转换表，作出状态的响应序列，设y = Q 2Q 1 X ： 0 1 1 0 1 1 1 1 1 0 y n ： 0 02 1 0 2 13 3 3 y n+1： 0 2 1 0 2 1 3 3 3 0 Z ： 1 1 1 1 1 1 1 0 0 12 根据状态响应序列画响应的输出波形。
4.。
X ：Z ：0 0 0 0 0 0 0 0 0 0 1 1 0 0 … 解：（1）建立原始的状态转换图和状态转换表 设：A --- 输入“0”以后的状态。
数字集成电路分析与设计 第七章答案
CHAPTER 7P7.1. Assume that all nodes start at 0V. The first row outputs will be at DD T V V -. Since thesenodes are also the gate nodes of the second row of transistors, their source nodes will be at 2DD T V V -. Likewise, the last row of transistors have voltages of 3DD T V V -. However, this value is below 0V so we leave them at 0V.1.2V1.2V0.73V 0.73V 0.73V0.33V0.33V0.33V0V0V0VP7.2. (a)(b)(c)(d)P7.3. (a) First calculate V Q .()01.80.51.15Q DD T DD T V V V V V Vγ=-=-+=--=Since this is slightly below 1.3V (voltage at which the PMOS turns on), we assume that the PMOS is slightly on. Since the PMOS’s V GS is quite low (because Q is high) and its V DS is quite high (because Q is low), the transistor is very likely in saturation. Similarly for the NMOS, because its V GS is high and its V DS is low, it’s likely in the linear region. Equating the two currents:()()()()()()()()22,,222211DSNDSN CN NQ Q CN NSDP sat DSN linV N N OX GSN T DSN P sat OX GSP T V GSP T CP PN V N N OX Q T Q P sat OX DD Q T V DD Q T CP PE L N I I W C V V V W v C V V V V E L L W C V V V W v C V V V V V V E L L μμ=---=-++----=--++For simplicity we shall assume that 11Q CN NV E L +≈ and220QV ≈.()()()2N N OX Q T QP sat OX DD Q T DD Q T CP P NW C V V V W v C V V V V V V E L L μ---≈--+Solve to produce:0.0080V Q V ≈When the CLK goes low, the intermediate output suffers from clock feedthough. To calculate the effects of clock feedthrough, let us first compute the capacitances involved. The capacitance from the clock signal to Q is:(.2/)(.2)0.0.4fF GS OL C C fF um um ===The capacitance from the Q to ground is:()()()(),310.2320.2 1.4fF Q DN IN inv d g C C C C W C W =+=+=+=The capacitive feedthrough equation is:()210.04 1.80.05V 0.04 1.41.150.05 1.1VGS CLK Q GS Q Q Q Q C V V C C V V V -∆∆===-++=+∆=-=To get the new value of Q V , first determine the determine the regions of operation of the transistors in the inverter by calculating V S . Then, once again, use the currentequations to determine Q V .Since the new voltage of V Q is still greater than the switching voltage, the transistors are in the same regions:()()()()()()2000460.4100.2810P N sat OX DD Q T Q N N OX Q T DD Q T CP P OXW L v C V V V V W C V V V V V E L C μ---≈---+⨯⨯≈()()()21.8 1.10.50.2270OX C --()()0.016V1.10.5 1.8 1.10.5 4.8≈---+(b) In this case 1.8Q DD V V V == and 0Q V =. Clock feedthrough has no effect since the transmission gate CLK signals cancel each other out.()()()()()()()(),3151515315(23)312.5102100.2110(2)0.23(210)(0.2)312.5101100.2257.532.5pass pass inv d inv eqn g eff g eqn d t R C R C R C W C W C W R C Wps ps ps----=+=+++⎡⎤=⨯⨯+⨯+⨯+⎣⎦⨯⨯=+=P7.4.a. Out A BC =+BBOutb. Out AB BC C =++Outc. ()Out A B C AB ABC AB =+++=+BBOutd. ()()1Out A B C AB ABC AB AB C AB A B =+++=+=+==+OutP7.5.a. ()Out A B C =+b. ()()Out A B C D E =+++ P7.6.a. Out A BC =+c bclkclkV DDb. Out AB BCC =++a bclkclkV DDc.()Out A B C AB ABC AB =+++=+V DDd.()()()Out A B C AB A B C A B AB=+++=+++=+aclkclkV DDP7.7.Assuming that one of the transistors in each transmission gate is being driven by a min-sized inverter:a.()()()()122333passinvRC R R RLERC R R+====b.()()()()()()()()313133313133AAinvCCinvRRC RLERC R RRRC RLERC R R========()()()()339333BBinvRRC RLERC R R====P7.8.a. Out A sel B sel =⋅+⋅b.R inv 6.25k ΩC inv,diff 1.2fF C pass,gate 0.8fF C pass,diff0.8fFR pass 6.25k ΩCpass,diff0.8fFCpass,gate0.8fFfC inv,gate2.4f fFCpass,diff0.8fFc. ()()(),,,,,,2A C inv inv diff pass gate pass diff inv pass inv gate pass gate pass diff t R C C C R R fC C C -=++++++ d. (),,inv inv LOADC out inv diff LOAD inv inv diffR R C t fC C R C f f-=+=+ e.()()()()(),,,,,,,,220inv inv diff pass gate pass diff inv pass inv gate pass gate pass diff inv LOADinv inv diff inv LOAD inv pass inv gate t R C C C R R fC C C R C R C fR C dtR R C df f f =++++++++=+-===3.2=P7.9. In both of these cases, the logical effort is the same due to the fact that the longest pathfrom output to ground is three transistors long. Assume that the CLK arrives ahead of the signals. Then,12()26663R R LE R λλ+== P7.10. We will use 0.18um technology and the node names below:W=4W=4OutFor the two inverter inputs:()()()3230.2 1.2fF inv g C C W ===For the pass gate inputs:()0.4fF pass g C C W ==At node x:()(3)(2) 1.4x eff eff g C C W C W C W fF =++=At node y:()2((2))(2)2y eff g eff C C W C W C W fF =++=At node Out:()((2))(2) 1.2out eff g eff C C W C W C W fF =++=The shortest path is through the one of the G ND input nodes to the output:()()()()min 212.5 1.4212.5 1.247.5x out t RC RC k fF k fF ps =+=+=The longest path is through one of the inverters to the output.()()()()()()max 2312.5 1.4212.52312.5 1.2112.5sx y out t RC RC RC k fF k fF k fF p =++=++=P7.11. At 0t =: DD F V =0X =?Y =.When the a goes high the first time, the voltage at X would be computed using the charge-sharing formula:()101.21V 210F DDX X F C V V C C ===++But because the maximum allowable voltage at node x is 0.734V, set 0.734V X V = Then recomputed V F :()()()()10 1.220.734 1.05V 10F DD X X F F C V C V V C --===When Phi goes down, F DD V V = and V X and V Y remains the same. The next time the Phi goes up, all the internal nodes are 0. When Phi goes down, F DD V V = and V X and V Y remains at 0. P7.12.P7.13.a. The input settings that give you the worst-case charge sharing are any of 1a c e === and both of 0b d ==. Essentially, what you are doing it trying to create the greatest amount of parasitic capacitances without creating a path to G ND .b. Assuming that transistors share nodes to reduce capacitance.()()()()()()()12*11125(3)(5) 5.2fF 333190.2 1.8fF 5.2 1.8 1.34V 5.2 1.8g d g d C C W C W C W C C W W W C V V C C =++==++=====++ The actual voltage would be larger than this since the internal node cannot rise above V DD -V T .c. This circuit fails if the worse case voltage falls below the switching voltage which can be computed to be V S =0.92V. Therefore, the circuit will operate properly. P7.14. Both of these circuits act as latches. When EN is on, there is a path from the output toeither V DD or G ND . The first latch is better than the second because the second latch suffers from charge sharing. When EN is off, there is no path from the output to either of the sources, if IN is switching it is possible for whatever charge that is held on OUT to be shared with the internal nodes between the two NMOS’s or the two PMOS’s. Therefore, the second one is not as good as the first one. P7.15.a.OUT OL X DD TV V V V V ==-b. First, let ’s find the required change in voltage:()()2OUT DD OLX DD T DD T TV V V V V V V V V ∆=-∆=+--=Now, let’s set up the clock feedthrough equation and solve for C b :22b OUT X b XX X T Xb OUT X DD OL TC V V C C V C V C C V V V V V ∆∆=+∆==∆-∆--。
数字电子技术第7章习题答案
数字电子技术第7章习题答案
1. 什么是逻辑门？
答：逻辑门是数字电路中的基本组件，用于对输入进行逻辑运算并产生输出。
2. 列举几种常见的逻辑门。
答：与门、或门、非门、异或门、与非门、或非门等。
3. 什么是真值表？
答：真值表是一种用来展示逻辑函数输入与输出关系的表格，其中列出了所有可能的输入和对应的输出。
4. 什么是逻辑电路？
答：逻辑电路是指由逻辑门组成的电路，用于对输入进行逻辑运算并产生输出。
5. 什么是卡诺图？
答：卡诺图是一种用于最小化逻辑函数的图形化工具，通过将函数的真值表转化为图形，可快速找到最小化的逻辑表达式。
6. 什么是多路复用器？
答：多路复用器是一种数字电路，可以选择不同的输入并将其发送到一个输出线上。
7. 什么是解码器？
答：解码器是一种数字电路，用于将二进制数字输入转换为对应的输出，通常用于驱动其他数字电路中的寄存器、计数器等。
8. 什么是编码器？
答：编码器是一种数字电路，用于将多个输入端连接到一个二进制数字输出端，也可以实现将多个开关等输入转换为一个数字信号输出。
9. 什么是计数器？
答：计数器是一种数字电路，可用于记录电路所经过的时间或事件数量，通常用于计时器、频率计等应用。
10. 什么是触发器？
答：触发器是一种数字电路，可用于存储和控制数字信号，通常用于存储器、寄存器等应用。
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第七章 D/A转换器和A/D转换器A/D转换器和D/A转换器是反馈控制系统中，不可缺少的集成电路器件，它在系统中起着“数字至模拟”或“模拟至数字”的桥梁性作用。
本章要求学生理解D/A转换器和A/D转换器的工作原理，掌握他们的主要性能指标和使用方法。
第一节 基本知识、重点与难点一、基本知识（一）D/A转换器和A/D转换器的基本原理D/A转换器和A/D转换器的主要技术参数有转换速度、转换精度、抗干扰能力等。
在选用D/A转换器和A/D转换器时，一般根据这几个性能指标综合考虑。
分辨率和转换误差影响D/A转换器的精度，转换时间影响转换器的转换速度。
A/D转换器是将模拟量转换成数字量，转换过程包括采样、保持、量化和编码4个步骤。
D/A转换器是将数字量转换成模拟量，它通过电阻网络、模拟开关和运算放大器将数字量转换成电流，再用加法器将各有效支路电流相加并转换成电压。
（二）D/A转换器1．权电阻网络权电阻网络由一组电阻组成，其中每个权电阻的阻值与该电阻所对应的权位成反比。
使流过每个接到基准电源U REF上电阻的电流和对应的权值成正比。
权电阻网络D/A转换器的优点是电路结构简单，所用元器件数量较少。
但当二进制数位较多时，权电阻值种类多，且阻值分散，使得转换精度较低。
2．R-2R网络R-2R网络D/A转换器中各支路的电流直接流入运算放大器的反相端，它们之间不存在传输误差，因而提高了转换速度，减小了动态过程中在输出端可能出现的尖峰脉冲。
由于只采用了R和2R两种阻值，因此能比较容易保证电阻网络的精度，也容易集成化。
3．集成D/A转换器目前市场集成D/A转换器的芯片种类较多，可根据电路系统要求的技术参数，参考数据手册，综合考虑选用集成D/A转换器。
（三）A/D转换器1．并行比较型A/D转换器并行比较型A/D转换器是高速A/D转换器，其转换不需要反复，在所有种类A/D转换器中转换速度最快。
然而这种A/D转换器的缺点是分辨率低，比较器的数量也随着数字量的增加而增加。
因此，并行比较型A/D转换器一般用在转换速度快而精度要求不高的场合。
2．串行比较型A/D转换器串行比较型A/D转换将模拟信号依时间顺序通过一连串的比较器，后面比较器的输入信号反映了前面比较器的剩余。
由于后一位的比较需要使用前一位的结果，所以这种转换器的转换速率不可能做得很高。
但相同分辨率的A/D转换器，串行比较法较并行比较法少用了大量的比较器。
3．逐次比较型A/D转换器逐次比较型A/D转换器首先从高位进行比较，直到最低位。
进行转换的至少需要几个周期，数字量的位数越多，转换的时间越长。
其转换速度较并行比较型A/D转换器低，属于中型A/D转换器。
逐次比较型A/D转换器只采用了一个比较器，当位数较多时，具有很明显的价值，因而是目前应用较多的一种A/D转换器。
它的主要特点是电路简单，速度、精度都较高。
4．双积分型A/D转换器双积分型A/D转换器就是先把电压转换成中间量—时间，再将时间转换为数字，这种转换方法属于间接转换。
由于采用了以输入信号为被积函数进行积分的方式，积分电路响应是输入信号的平均值，所以它具有较强的抗脉冲干扰能力。
另外，在两次积分内，只要RC元件参数不发生瞬时改变，转换结果就与RC值无关，因此它对元件的稳定性要求不高。
但也正是由于积分，转换时间相对就要长些，而且第二次积分时间还不能固定，故此方法只能用于低速场合。
5．集成A/D转换器及其应用根据A/D转换器在系统中的作用以及与系统中其他电路的关系，可依据转换速率、精度和功能来选用合适的A/D转换器，这样可以减少电路连接中的辅助环节，还可以避免出现一些不易发现的逻辑与时序错误。
二、重点与难点重点：1．理解A/D转换器和D/A转换器的主要技术指标；2．熟练掌握各种A/D转换器和D/A转换器工作原理；3．集成A/D转换器和集成D/A转换器的应用。
难点：1．A/D转换器和D/A转换器的主要技术指标；2．集成A/D转换器、集成D/A转换器和中规模组合、时序电路的综合应用。
三、考核题型与考核重点1．概念与简答题型为填空、判断和选择；分配的分数为2～4分。
2．综合与设计题型1为A/D转换器和D/A转换器工作原理分析题型；题型2为集成A/D转换器、集成D/A转换器和中规模组合、时序电路的综合分析、设计应用题型。
分配的分数为8～16分。
第二节典型题解例题7.1 某一D/A转换器电路如例题7.1图（a）所示，图中74290输出端Q i=1时，相应的模拟开关S i在位置1；Q i=0时，相应的模拟开关S i在位置0。
请解答如下问题。
（1） 该电路是哪一种D/A 转换器？ （2） 求u O 与数字量Q 3Q 2Q 1Q 0之间的关系式。
（3） 若U REF =1V ，求Q 3Q 2Q 1Q 0=0001和0101时的u O 值。
（4） 画出计数器输入连续计数脉冲CP 时的u O 波形，设计数器的初态为0。
解：（1）观察例题7.1图（a ），74290计数器是按8421BCD 码计数的方式连接，所以计数状态是10个，从0000～1001。
而图的右半部分是一个权电组D/A 转换器。
（2）u O =-U REF （23Q 3+22Q 2+21Q 1+20Q 0）（3）当U REF =1V ，Q 3Q 2Q 1Q 0=0001时，u O =-1V ；Q 3Q 2Q 1Q 0=0101时，u O =-5V 。
（4）输入连续计数脉冲CP 时，u O 为一阶梯波形，其波形如例题7.1图（b ）所示。
（a ）O（b ）CPO tu O Ot-8V -6V -4V -2V例题7.1图例题7.2 例题7.2图（a ）所示电路是10位D/A 转换器CB7520和4位右移移位寄存器74195组成的波形发生器电路。
已知CB7520的U REF =-10V ，试画出输出电压u O 的波形，并标出波形图上各点电压的幅度。
解：4位右移移位寄存器74195工作在扭循环状态，共有8个状态，在时钟信号CP 连续作用下，Q 3Q 2Q 1Q 0依此以此状态为0000、0001、0011、0111、1111、1110、1100、1000、0000…不断循环。
因此D 9D 8D 7D 6也按此8个状态不断循环。
D 9、D 8、D 7、D 6为1时在输出图（b ）所示。
u O例题7.3 例题7.3图所示电路是一种A/D转换器简略框图，且串行输出数字信号，试分析其工作原理，并说明该A/D转换器的优缺点。
u ICPCP例题7.3图解：(1) 例题7.3图虚线框中所示电路在转换开始之前，u C为低电平0，计数器无CP A/D 脉冲，不计数，计数器的初始状态为0，DAC的输出电压u O=0V，最右侧的并行数字输出也为0。
当u C为高电平1时，如果模拟输入电压u I＞0V，则u B为高电平1，与门开启，计数器开始计数，DAC的输出电压开始升高；只要u O＜u I，此计数过程就一直继续下去，直到u O≥u I，u B=0，与门关闭，计数器停止计数。
此时的并行数字输出即为A/D转换的结果。
(2) 74161的输出端接到或非门的输入端，或非门的输出信号控制A/D转换器是否转换。
当74161的输出全为低电平时，或非门的输出为高电平，使u C为高电平，控制A/D转换器开始工作，并使输出寄存器禁止输出。
当74161的输出不全为低电平时，或非门的输出为低电平，使u C为低电平，控制A/D转换器不能转换，并使输出寄存器使能。
此时数据选择器将输入端的数据串行送到输出。
(3) 要求A/D转换器的转换时间要快，即并转串电路脉冲CP使74161的输出为0000时，使u C为高电平，A/D转换器输入脉冲频率CP A/D就得使转换完毕。
因此A/D转换器输入脉冲频率CP A/D大于或远大于并转串电路的频率CP。
(4) 当转换一个模拟量时，最低位地址0000时的数据移到串行数据输出的最后一位，即输出的顺序是1、2、…最高位、0。
(5) 此电路的优点是构思简单，缺点是速度较慢。
例题7.4 试将一个0V～5V的模拟电压信号转换成8位数字信号，并将其先低位后高位串行输出。
若先高位后低位串行输出，如何修改电路？若将8位数字输出修改为10位数字输出，如何修改电路？S例题7.4图解：0V～5V的模拟电压转换成8位数字信号电路图如例题7.4图所示。
电路构成如下：（1） 用8位ADC芯片ADC0809将模拟电压转换成8位数字信号。
1）ADC0809的电源电压U DD、参考电压U REF（+）和OE端（允许输出）都接+5V，而U REF（-）、GND接地。
2）模拟输入信号接ADC0809的8个输入端IN7～IN0中的任一通道。
如IN0，并设定相应的通道地址ABC=000。
3）A/D转换时钟CP A/D（1MHz）接ADC0809的CLK端，A/D转换启动信号START和通道地址锁存信号ALE并接，用计数芯片74161的低3位Q2Q1Q0控制，当计数到000时或非门输出高电平，A/D变换开始，约10us转换结束，转换结果由D7～D0端并行输出。
（2）用8选1数据选择器将ADC0809并行送出的数字信号变为串行输出。
1）选用8选1数据选择器74151，ADC0809的D0～D7端分别接74151的0～7端，以便先低位后高位顺序输出。
2）74151的地址信号A2A1A0用74161的低3位Q2Q1Q0控制，随着脉冲CP的不断输入，74151将依此送出ADC0809输出的数字信号。
（3）将输出转换为串行脉冲码。
ADC0809从START的正边沿（CP的正边沿）开始转换，10us内转换结束。
74151也从START的正边沿开始选择输出，所以为防止10us转换期间内码位交错，将输出转换为脉冲码输出。
用74151的输出Y同CP（即CP的后半周期）经过与非门获得脉冲码输出S。
（4）若先高位后低位串行输出，将ADC0809的D0～D7端接到的74151的0～7端改为ADC0809的D7～D0端分别接到74151的0～7端即可。
（5） 若将8为数字输出修改为10位数字输出，可做如下修改：1）可将74161换为74290。
74290接成8421BCD码输出，且4个输出接到4输入或非门的4个输入端。
2）将8位ADC0809换成10位ADC电路。
3）将8选1数据选择器换成16选1数据选择器，其地址信号A3A2A1A0用74290的4位输出来控制。
第三节题解自我检测题解题7.1答：在D/A转换中，量化单位是指输入数字的一个最低有效位（Least Significant Bit，LSB）所对应的模拟量。
题7.2答：双积分式A/D转换器对RC元件的稳定性要求不高。
题7.3答：由于 A ，所以数字系统的精度较高。