1.CMOS工艺集成电路抗辐射加固设计研究
抗辐射技术调研
单粒子效应
抗辐射单元结构：
单粒子效应
抗辐射单元结构：
单粒子效应
抗辐射单元结构：
测试方法
美国军标对CMOS电路的功能正常判据有以下6条，超 过这些标准则判定为失效:
(l)N沟道阈值电压最小为0.3V，即Vtn>0.3V; (2)P沟道阈值电压最大为2.8V，即Vtp<2.8V; (3)阈值电压漂移△Vth<=1.4V (4)功耗电流Iss<=100倍的最大规范值; (5)传输延迟时间:Tplh<=1.35倍最大规范值；Tphl<=1.35倍最 大规范值; (6)功能正常。
芯片设计： 1. 太敏SoC架构设计 2. 开源Leon处理器最小系统构建 3. 外围IP模块设计/获得与验证 4. SRAM及控制器设计 5. 阈值与质心计算信号处理算法IP核设计 6. JTAG、RS422 IP核设计 7. 关键模拟三模冗余设计 8. 太敏SoC系统集成与验证 9. FPGA原型验证与软件调试 10.抗辐射性能评估
单粒子效应
单粒子效应（SEE）：是指高能带电粒子在穿过微电子 器件的灵敏区时，沉积能量，产生足够数量的电荷， 这些电荷被器件电极收集后，造成器件逻辑状态的非 正常改变或器件损坏
单粒子翻转（SEU）、单粒子闩锁（SEL）、单粒子烧毁
（SEB）、单粒子瞬态脉冲（SET）、单粒子功能中断（SEFI）
单粒子效应
总剂量效应
TID加固设计技术：环形栅、加保护环和H结构、源／ 漏注入控制在薄氧区域、采用无边缘N型晶体管等
总剂量效应
国外文献报导： 1. 随着IC集成规模和加工精度的提高，栅氧的厚度逐渐减小， TID效应也在减小。当栅氧的厚度低于10nm时，栅氧的TID加 固就不存在了，主要的加固问题放在场氧的横向结构，用浅 槽隔离方法(STI)来解决。当CMOS沟道长度<100nm、栅氧 的厚度低于4nm时，TID效应引起的阈值电压漂移已不再是问 题 2. 基于薄SiO2的栅介质不再受标准辐射引起的影响（如在氧化 物层中堆集正电荷和形成界面态）的困扰，使得其在本质上 就能强力抗御总剂量损伤。 对于特征尺寸相当的极小尺寸器件（最大约几百纳米），重离子 在栅介质中诱发的离化损伤可能引起辐射致漏电流（RILC）、辐 射致软击穿（RSB）、单次栅断裂（SEGR）或潜在损伤的产生， 微剂量效应是重离子撞击产生的，较之TID损伤，它以更为局部 的方式引起充电和缺陷生成。
CMOS抗总剂量辐照原理及先进加固器件
CMOS抗总剂量辐照原理及先进加固器件CMOS抗总剂量辐照原理主要涉及两个方面：电子辐射和离子辐射。
电子辐射主要包括电离辐射和激发辐射，它们会产生大量的自由电子和电离空穴。
这些电荷载流子会在CMOS设备的极化电荷区域中引起互相之间的空间电荷中和，导致电荷收集效应的增加。
离子辐射主要指高能粒子的撞击效应，使得晶体中的原子受到散射和位移。
这些原子位移会导致晶格缺陷的形成，从而使电子迁移率下降和载流子电流增大。
为了提高CMOS技术在高剂量辐照环境下的抗干扰性能，目前采用了多种加固手段。
首先，人们引入了特殊的材料，如硅-对氧化硅-氮化硅（Si-SiO2-SiN）结构，以提高CMOS技术的辐射稳定性。
这种结构具有很高的密度和低的直接穿隧电流，可有效降低器件的电荷收集效应。
其次，人们研究并应用了特殊的器件结构，如金属栅氧化物半导体场效应晶体管(MOSFET)和硅上绝缘体（SOI）器件。
MOSFET中的薄绝缘层能够阻止电容分布，从而降低了电荷集中效应引起的功耗增加。
SOI器件呈现了良好的辐射耐受性和较低的阈值电压，主要归功于薄硅层和氧化绝缘体之间的强电场。
此外，人们还研究了特殊的工艺技术，如首段辐照和掺杂局部硅等，以提高CMOS设备的抗辐照能力。
综上所述，CMOS抗总剂量辐照的原理主要包括电子辐射和离子辐射。
为了提高CMOS技术在高剂量辐照环境下的抗干扰性能，人们研究开发了一系列先进的加固器件，如采用特殊材料、特殊结构和特殊工艺技术等。
这些先进的加固器件使得CMOS技术在高剂量辐照环境下具有更好的电流容忍性和辐射稳定性，从而为半导体器件的应用提供了更大的可靠性。
半导体器件辐射效应及抗辐射加固
半导体器件辐射效应及抗辐射加固随着空间技术和国防科技的不断发展，半导体器件在航空、航天、军事等领域的应用越来越广泛。
然而，半导体器件在受到空间辐射后会产生各种效应，如离子注入、光刻、蚀刻等，这些效应会导致器件性能下降甚至失效。
为了提高半导体器件的可靠性，抗辐射加固技术成为了研究热点。
半导体器件受到辐射后，会产生各种效应。
其中，离子注入是一种常见的辐射效应，它是指高能离子在半导体中注入并形成堆积层，从而导致器件性能下降。
光刻则是指辐射引起的半导体表面形态变化，它会导致器件的几何形状和尺寸发生变化，进而影响性能。
蚀刻也是辐射效应之一，它是指辐射引起的半导体表面物质损失和形貌变化，进而导致器件性能下降。
为了应对半导体器件的辐射效应，各种抗辐射加固技术应运而生。
材料选择是一种有效的加固方法。
通过选择具有优良抗辐射性能的材料，如碳化硅、砷化镓等，可以显著提高半导体器件的抗辐射能力。
结构优化也是一种有效的抗辐射加固技术。
例如，通过优化器件的结构，可以降低辐射对器件性能的影响。
减少剂量率也是一种可行的加固方法。
通过降低辐射剂量率，可以减少器件受到的辐射损伤，从而提高器件的可靠性。
为了比较各种加固技术效果，我们选取了一种常见的半导体器件——互补金属氧化物半导体（CMOS）进行实验研究。
我们采用材料选择方法，分别选用碳化硅和硅材料制作CMOS器件。
实验结果表明，碳化硅材料的CMOS器件性能更稳定，抗辐射能力更强。
然后，我们采用结构优化方法，对CMOS器件的结构进行了优化设计。
优化后的CMOS 器件在受到辐射后，性能下降幅度明显减小。
我们采用减少剂量率方法，降低了辐射剂量率。
实验结果显示，降低剂量率后，CMOS器件的性能更加稳定。
本文对半导体器件的辐射效应及抗辐射加固技术进行了深入探讨。
通过实例分析，我们发现材料选择、结构优化和减少剂量率等抗辐射加固技术均能有效地提高半导体器件的抗辐射能力，从而提高器件的可靠性。
其中，材料选择是最为关键的加固方法，它直接决定了器件的抗辐射性能。
高可靠集成电路抗辐射加固技术
管带负电荷,在其他 氧 化 层 也 出 现 电 荷 累 积,会 导 致 器 件 的退化与电路失效。
高可靠 抗 辐 照 芯 片 特 别 是 模 拟 电 源 (DC/DC)设 计, 国内的工艺匹配对于总剂量与单粒子能力不足,限制 了 应 用领域,为了达到抗 辐 照 的 目 的,在 设 计 时 需 要 考 虑 工 艺 与设计的 配 合,以 期 达 到 特 殊 的 应 用 领 域 需 求。 目 前, SOIBCD 工艺中的SOI(SiliconOnInsulator)是一种新型 的硅基材料,SOI材 料 与 传 统 硅 器 件 相 比,具 有 抗 瞬 时 辐 照能力强、无闩锁效 应 等 优 点,并 可 有 效 地 降 低 体 硅 器 件 因尺寸缩小 而 引 起 的 短 沟 道 效 应。SOI技 术 与 传 统 体 硅 技术的优势在于其绝缘埋层将顶层的器件和电路与衬底 完全 隔 离 开 来。 但 是 SOI器 件 材 料 的 埋 层 内 存 在 大 量 的 空穴陷阱,当遭受电 离 辐 射 时,空 穴 陷 阱 将 俘 获 因 辐 射 感 生的空穴,导致埋层 内 的 正 电 荷 积 累,引 起 器 件 及 电 路 的 性能退化乃至失效。
1 集成电路存在的抗辐射问题
高能电子、中子 及 次 级 电 子 辐 射 到 CMOS 器 件 的 氧 化层中,会产生电子 空穴,当积累能量足够高时 会 持 续 产 生电子 空穴,进而导致总剂量效应,空穴在外电 场 作 用 下 电子向栅级 移 动,空 穴 向 Si/SiQ2 漂 移,一 部 分 电 子 与 空 穴复合其他的空穴穿 过 氧 化 层,到 达 Si/SiQ2 会 被 俘 获 释 放氢离子,进 而 形 成 界 面 陷 阱,P 沟 道 管 带 正 电 荷,N 沟 道
抗辐射模拟CMOS集成电路研究与设计
关键词 互补 金属 氧化物 半 导 体 阈值 电压 跨 导 抗 辐 射 单 晶半 导 体硅 膜 空 间环 境
航 天 器
ＤＯＩ ：１ ０ ． ３ ７ ８ ０ ／ Ｊ ． ｉ ｓ ｓ ｎ ． １ ０ ０ ０ — ７ ５ ８ Ｘ． ２ ０ ｌ ３ ． ０ ３ ． ０ １ １
１ 引 言
模拟 Ｃ ＭＯ Ｓ集成 电路抗 辐射技 术是 卫星 应用 的关键 技 术之 一 。集 成 电路 作 为航 天器 的核心 应 用元 器件 ，其性 能 和功能 已成 为 各 种航 天 器 性 能 的 主要 衡量 指 标 之 一 。随着 航 天技 术 的 发展 和 进 步 ，模拟 Ｃ ＭＯ Ｓ集成 电路 的可靠性 和性 能也要 进行更 大 的提升 ：１ ）增 加芯 片的可 靠性 。未 来 的空
Ｃ ＭＯＳ的阈值 电压 与 Ｃ ＭＯ Ｓ电容 的平 带 电压
漂 移 出 现 了 巨 大差 别 。以 ＮＭＯＳ器 件 为例 ，
阈值 电压 随着 辐射 总剂 量 的增 加先 减小 ，在 辐射 总剂量 持续 增大后 ，阈值 电压开 始增 大 ］ 。Ｐ ＭＯＳ
器 件 由于在偏 压为 负 的作用 下 ，界 面 电荷为 正 电型 ，与氧 化层 陷阱 电荷 对 阈值 电压 的影 响相 同 ，所 以Ｐ ＭＯＳ阈值 电压 随着辐 射 总剂量 的增 加一直 减小 （ 见图 １ ） 。
问站 和通信 卫 星的使用 寿命 在 １ ０年 以上 ，对模 拟 Ｃ ＭＯ Ｓ集成 电路 的使 用寿命 和抗 辐射 能力 都有 更
高 的要求 。在 未来 的深 空探 测 中面临 的辐射环 境将 主要是 太 阳宇宙线 和银河 宇宙线 口 ］ ，它 们将 引起 更 为严 重的单 粒 子 效 应 。２ ） 加 强 集 成 电路 的性 能 。高 集 成 度 、 系 统 级 芯 片 （ Ｓ ｙ ｓ ｔ ｅ ｍ ｏ ｎ Ｃ ｈ ｉ ｐ ， Ｓ ＯＣ ） 、微 机 电系统 （ Ｍｉ ｃ ｒ ｏ — Ｅ ｌ ｅ ｃ ｔ ｒ ｏ — Ｍｅ ｃ ｈ ａ ｎ ｉ ｃ ａ ｌ Ｓ ｙ ｓ ｔ ｅ ｍｓ ，ＭＥ ＭＳ ） 是未来 大规模集成 电路在航天器 中 应用 的发展趋势 。航天器 中的电子系统不仅仅要进行姿 态控制 ，而且必须 承担更 多任务 ，包括 天地一 体化 通讯 、数据 的采集 和压缩 、目标 自动跟踪 、指挥航 天器 自动对接 以及对 突发事件 的实时处理等 。
注F +加固CMOS／SOI材料的抗辐射研究
（ ． 京石 油化 工学院 ，北
１２０；． ０６０２ 中圉科 学院 上海原子括研 究所 ，上海
摘要 ： ＳＭＯＸ材料 的 ｓＯ２ 向 Ｉ ｉ 埋层或 Ｓ／ｉ ２ ｉ ０ 界面注八 １０ｋＶ Ｆ ，进而制成 Ｃ Ｓ ７ ｅ ＋ ＭＯＳＳ 材料 ，采用 ｌｏ ／ＯＩ ｃ Ｙ辐射 器 辐膊并测量材料 的 特性．结果表 明：向 ＣＶＯＳＳ Ｉ材料 埋屡注八 Ｆ 离子 ，能提 高 Ｃ Ｉ ／Ｏ Ｉ ＋ ＭＯＳＳ Ｉ材料 的抗 电离辐照 ］Ｏ
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第 ２期 年 ２月
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IEEE期刊论文翻译
期刊论文翻译一：一种纳米级的辐射加固C MOS锁存器设计和性能分析文章英文名称：Design and Performance Evaluation of Radiation Hardened Latches for Nanoscale CMOS作者：Sheng Lin,Yong-Bin Kim, and Fabrizio Lombardi第一作者单位：Electrical and Computer Engineering Department, Northeastern University, Boston, United States原文出版出处:IEEE Transactions on Very Large Scale Integration (VLSI) Systems, v 19, n 7, p 1315-1319, July2011摘要：深亚微米/纳米 CMOS电路对外部辐射现象更敏感，有可能导致所谓的软错误的发生。
因此，在纳米级的电路设计中电路的软错误容忍度是有严格要求的。
由于传统的容错方法，在电力方面、面积和性能方面耗费大量的成本，存储单元的低功耗加固设计发展（如插销和存储器）越来越重要。
本文提出三个新加固设计的CMOS锁存器，工艺尺寸为32纳米，这些电路是基于施密特触发器的，而第三个电路采用了在反馈回路级联配置。
级联ST锁存器的临界电荷比传统的锁存器高112％，而面积增加只有10％。
一种锁存器新型的设计指标（QPAR）去测试总体设计效果，包括面积、性能、功耗和抗软错误。
（QPAR）表明，设计的级联ST锁存器与现有的加固设计方法相比实现多达36％的改进。
蒙特卡罗分析了本文中加固锁存器对电压、温度（PVT）的变化曲线。
关键词：电路可靠性，加固锁存器，纳米CMOS工艺，抗辐射加固，稳健设计。
一、简介INTRODUCTION由于纳米技术从探索到工业实践发展迅速，纳米电路的操作已被广泛地进行了分析。
CMOS存储单元电路抗单粒子翻转加固设计研究
CMOS存储单元电路抗单粒子翻转加固设计研究空间环境中存在着数量庞大的辐射粒子,这些粒子轰击到空间应用的集成电路系统上时,会使电路发生单粒子翻转、单粒子闩锁、单粒子烧毁等诸多辐射效应。
这些单粒子辐射效应将导致系统偏离正常功能,甚至整个芯片系统的失效。
作为储存大量数据的载体和电子系统不可缺少的一部分,存储电路在辐射环境中的单粒子翻转错误已成为危害芯片系统稳定性的重要因素,欧空局就曾经报道过单粒子翻转软错误所引发的卫星坠落事件,可见对存储电路进行抗单粒子翻转加固设计研究是十分必要的。
设计加固(Radiation Hardened by Design,RHBD)因其可以兼容现有标准商用CMOS工艺、节约制造芯片所需的成本,在抗辐射加固领域得到了设计人员的广泛应用。
本文采用RHBD方法对存储电路中的SRAM存储单元,锁存器和D触发器进行了加固设计研究,内容主要包括以下几个方面:(1)SRAM存储单元抗单粒子多节点翻转加固设计研究。
作为占据芯片面积较大的内部存储模块,静态随机存取存储器在辐射环境中的抗单粒子翻转性能直接关系到整个电路系统的可靠性。
本文首先基于设计冗余加固技术在电路级提出了一种抗辐射加固12管SRAM 存储单元结构;之后,根据该电路的构造特点,针对特定的存储节点,在版图级进行了进一步的加固设计。
结果表明,在电路级加固和版图级加固的联合作用下,辐射粒子无论以垂直入射,还是角度入射的形式轰击本文所提出的SRAM存储单元,它都能够完全抵抗由电荷收集及电荷共享所引起的单粒子多节点翻转。
(2)锁存器抗单粒子翻转加固设计研究。
作为时序电路的最小存储单元,锁存器电路在辐射环境下的抗单粒子翻转性能将直接关系到系统处理数据的正确性。
本文利用设计冗余加固技术,通过合理的结构设计,提出了一种低功耗抗单粒子翻转加固锁存器电路结构,并且通过对内部部分电路在高电平时钟周期和低电平时钟周期的复用设计,实现了在数据传输阶段滤除输入单粒子瞬态脉冲以及在保持阶段避免输出节点因内部节点发生单粒子翻转效应而进入高阻状态的设计目的。
抗辐射0.18μm NMOS器件热载流子效应研究
抗辐射0.18μm NMOS器件热载流子效应研究谢儒彬;张庆东;纪旭明;吴建伟;洪根深【摘要】基于0.18 μm CMOS工艺开发了抗总剂量辐射加固技术,制备的1.8VNMOS器件常态性能良好,器件在500 krad(Si)剂量点时,阈值电压与关态漏电流无明显变化.研究器件的热载流子效应,采用体电流Isub/漏电流Id模型评估器件的HCI寿命,寿命达到5.75年,满足在1.1 Vdd电压下工作寿命大于0.2年的规范要求.探索总剂量辐射效应与热载流子效应的耦合作用,对比辐照与非辐照器件的热载流子损伤,器件经辐照并退火后,受到的热载流子影响变弱.评估加固工艺对器件HCI可靠性的影响,结果表明场区总剂量加固工艺并不会造成热载流子损伤加剧的问题.【期刊名称】《电子与封装》【年(卷),期】2017(017)004【总页数】5页(P30-33,48)【关键词】辐射加固;总剂量效应;热载流子效应;0.18 μm【作者】谢儒彬;张庆东;纪旭明;吴建伟;洪根深【作者单位】中国电子科技集团公司第58研究所,江苏无锡214072;中国电子科技集团公司第58研究所,江苏无锡214072;中国电子科技集团公司第58研究所,江苏无锡214072;中国电子科技集团公司第58研究所,江苏无锡214072;中国电子科技集团公司第58研究所,江苏无锡214072【正文语种】中文【中图分类】TN306随着半导体技术的发展，微电子元器件在航空航天领域中的应用日益广泛，器件在空间辐射环境中将面临抗辐射可靠性与自身可靠性的双重考验[1]，使得器件的可靠性成为微电子技术中尤为重要的一个方面。
因此，需要开展空间应用中元器件的可靠性研究，以保证航空航天电子系统的安全性与稳定性。
微电子制造技术已经向着纳米尺寸迅速发展，在MOS器件的沟道长度、结深和栅氧厚度等尺寸等比例缩小的同时，电源电压却未能随之等比减小，这样会导致沟道区的横向和纵向电场的显著增加。
SRAM存储器抗单粒子翻转加固设计技术研究
SRAM存储器抗单粒子翻转加固设计技术研究CMOS集成电路持续缩小带来的变化已经使静态随机存取存储器(Static Random Access Memory, SRAM)对空间和地面环境中的中子、质子、α粒子及宇宙射线等的电离辐射效应更加敏感,导致多单元翻转(Multiple CellUpsets,MCUs)和多节点翻转现象成为了影响SRAM存储器可靠性的主要因素之一因此,抗辐射加固技术也需要继续改进来适应工艺持续的缩小。
目前,主流的集成电路工艺是标准商用CMOS工艺。
在与该工艺相兼容(不需要额外的工艺步骤来制造集成电路芯片)的情况下,SRAM存储器的抗辐射加固技术主要是采用设计来进行加固(Radiation Hardened by Design, RHBD)。
在本论文中,主要采用系统级和电路级这两种RHBD 技术来对基于CMOS工艺的SRAM存储器进行抗单粒子翻转加固的设计。
本论文的研究内容主要有以下几个方面：(1)为了纠正SRAM存储器中的MCUs,可以使用一些较为复杂的错误纠错码来对其进行纠错保护,但是主要问题是这些纠错码需要更多的额外冗余。
在本文中,研究了十进制矩阵码技术加固SRAM存储器的方案,提出了基于分块结构的新型低冗余十进制矩阵码来提高存储器的可靠性。
首先,将字在逻辑上分为多个块并排成一个2-D矩阵；然后,对于每一行采用十进制算法来获得最大的错误探测能力,对于每一列采用二进制算法来降低编译码电路的面积冗余；同时,为了降低错误纠错码译码器的硬件冗余,使用了编码器复用技术。
该技术使用错误纠错码的编码器来作为译码校正子计算器的一部分,在降低译码器面积冗余的同时又不影响正常的编码和译码操作,即在编码(写)阶段,错误纠错码的编码器只作为编码器来进行编码操作；而在译码(读)阶段,错误纠错码的编码器被译码器调用进行校正子的计算。
最后,验证表明所构造的十进制矩阵码可以对存储器中5位的MCUs进行容错,从而使其拥有非常高的故障容错能力；(2)一步大数逻辑可译码由于具有低的复杂度和较小的延迟,已经成为了众多纠正多单元翻转方法中一个不错的选择。