2选1数据选择器
二选一数据选择器
郑州工商学院
实验报告册所属课程名称：EDA技术及应用
院部：工学院
专业：电子科学与技术
班级：1702班
学号：170508070246
姓名：刘应许
指导教师：靳世红
1.新建一个工程,为工程指定工作目录,分配工程名称以及指定是最高层设计实体名称.将设计文件加入工程中,选择目标器件,选择综合器和仿真器,结束设计.
2.输入源文件,选择源文件类型,之后出现原理图文件编辑界面,工程中出现Block1.vhd文件.
3.输入VHDL代码.
4.打开波形编辑器,输入信号节点,编辑输入信号波形,观察仿真结果.仿真完成后可查看输出波形.
5.查看电路图.
二选一数据选择器
三人表决器。
基于FPGA的2选1多路选择器设计
基于FPGA的2选1多路选择器设计1. 项⽬介绍 多路选择器，也叫数据选择器或多路开关，在多路数据传送过程中，能够根据需要将其中任意⼀路选出来的电路。
数据选择器⽤于控制有效数据的输出，能够通过地址选择线来选定相应的通道作为输出，提⾼了数据的传输效率。
（数据分配器⽤于数据的传输途径，在信号传输过程中能够通过地址选择线选择传输信道）。
2. 设计要求 设计⼀个2选1多路选择器，输⼊有两个单bit信号，和⼀个单bit的选择信号。
当选择信号为低电平时，将第⼀路信号输出，当选择信号为⾼电平时，将第⼆路信号输出。
3. 设计原理 该设计命名为mux2_1，第⼀路信号命名为dataa，第⼆路信号命名为datab，选择信号命名为sel，输出信号命名为odata，系统框图如下图所⽰。
根据设计要求，得真值表：dataa datab sel odata00000010010001111001101011011111 根据真值表，得到逻辑表达式： 转化为Verilog表达式为Odata = datab&sel | dataa&(~sel);4. 设计实现1module mux2_1(23input wire dataa,4input wire datab,5input wire sel,67output wire odata8 );910assign odata = (datab & sel) | (dataa & (~sel));1112endmodule5. 仿真验证1 `timescale 1ns/1ps23module mux2_1_tb();45reg dataa;6reg datab;7reg sel;89wire odata;1011 mux2_1 mux2_1_inst(12 .dataa (dataa),13 .datab (datab),14 .sel (sel),15 .odata (odata)16 );1718initial begin19 dataa = 1'b0; datab = 1'b0; sel = 1'b0; #20;20 dataa = 1'b0; datab = 1'b0; sel = 1'b1; #20;21 dataa = 1'b0; datab = 1'b1; sel = 1'b0; #20;22 dataa = 1'b0; datab = 1'b1; sel = 1'b1; #20;23 dataa = 1'b1; datab = 1'b0; sel = 1'b0; #20;24 dataa = 1'b1; datab = 1'b0; sel = 1'b1; #20;25 dataa = 1'b1; datab = 1'b1; sel = 1'b0; #20;26 dataa = 1'b1; datab = 1'b1; sel = 1'b1; #20; 27end2829endmodule参考资料： （1）；。
二选择一数据选择器操作步骤指令集
1、为本项目工程建立一个专用文件夹。
（不能在系统盘，不能用中文和空格）2、建立原理图文件，打开QII—File—New—Device DesignBlock Diagram/Schematic File。
3、编辑构建电路图。
在原理图窗口双击鼠标左键或单击右键,调取元件，从Insert/Symbol。
连线，绘电路图。
4、设计文件存盘与编辑：（1）File—Save As—以*.bdf为文件名保存在步骤1新建的工程目录中；（2）创建工程Project：File—New Project Wizard—添加刚建立的*.VHD文件和选择目标器件EP1K30TC144-3；（3）选择仿真器和综合器类型（默认）--Finsi.5、开始编译：Processing—Start Complation.6、生成元件：执行“File”菜单中—Create/Update/Create Symbol Files for Current File命令产生元件符号。
7、仿真设计文件：（1）新建波形仿真文件，打开波形编辑器。
New—other files—vector wave form file;（2）设置仿真时间：Edit—End Time—1ms;（3）波形文件存盘：将以默认名为*.vwf的波形存入工程文件夹中；（4）导入信号结点：左边双击—Node finder;（5）编辑输入信号波形；（6）保存后波形仿真：procesing—run simulation，或点击快捷键。
8、引脚锁定（1）选择芯片：Assign/Device.如果找不到，请将show only fastest speed grades前的√号去掉。
（2）管脚分配：选择实验电路结构NO5，分配输入端口。
查表知，对应芯片***脚，分配二极管D?为输入口，对应芯片27和26脚：启动Assignment/Assignment Editor/Category栏中选Pin，双击“TO”栏中的“new”……（3）最后存储这些引脚锁定的信息后，必须再编辑一次。
二选一多路选择器原理
二选一多路选择器原理二选一多路选择器（Multiplexer，简称MUX）是一种能够将多个输入信号选中其中一个并输出的数字逻辑电路。
在数字电路中，MUX是一种广泛应用的电路之一，在数字信号处理、通信、计算机等领域都有着非常重要的作用。
二选一多路选择器通过一组控制信号，将多个输入信号中的一个输出到信号线上。
其结构通常由选择输入端、数据输入端和输出端组成。
多路选择器的输入端可选输入多个数据信号，由控制信号确定输出哪一个数据信号到输出端，因此多路选择器也称为“数据选择器”。
为了更好地理解多路选择器的原理，以下将多路选择器原理分为三个部分：1. 控制器多路选择器的控制器表示多路选择器的选择输入端，用于选择哪个输入端输出到输出端。
多路选择器的控制信号可以是一个或多个不同的信号，但这些信号所代表的值必须是二进制值。
多路选择器的控制器可以使用 AND 或 OR 门实现，当控制信号和输入信号同时为 1 时，对应输入信号会输出到输出线上。
2. 数据输入多路选择器的数据输入就是该选择器的多个输入端。
可以选择其中的一个输入端作为输出，这个输出端的值等于该输入端的值。
这些输入信号可以是数字信号、模拟信号或混合信号。
3. 输出多路选择器的输出端是计算机或其他设备使用的信号线。
多路选择器的输出值取决于选择输入端和输入端的状态。
当控制器的状态为0 时，多路选择器输出与第一个输入信号连接的值。
当控制器为 1 时，多路选择器输出与第二个输入信号相连的值。
这个选择过程由控制器完成。
综上所述，二选一多路选择器是一种能够将多个输入信号中的一个输出的数字逻辑电路。
其结构由选择输入端、数据输入端和输出端组成。
多路选择器通过一组控制信号，确定输出哪一个数据信号到输出端。
在数字信号处理、通信、计算机等领域中，多路选择器都有着广泛的应用，是非常重要的电路之一。
列表：1. 二选一多路选择器是什么？2. 多路选择器的控制器是如何实现的？3. 多路选择器的数据输入是什么？4. 多路选择器的输出是什么？5. 多路选择器在哪些领域有广泛的应用？。
基于二选一传输门及二选一与非门德L-esit版图设计
二选一数据选择器（基于与非门）1电路图（W/L=0.55μm /0.25μm）
版图：
第一步：引入单元图例(NMOS和PMOS)
第二步：各元件之间的连线
第三步：设置电源端，接地端以及输入断和输出端：
第四步：LVS检查原理图与版图的电气特性结果为
实验二二选一数据选择器（基于传输门）2电路图
实验二二选一数据选择器（基于传输门）2电路图
版图：
第一步：引入单元图例：
第二步，各元件的连接：
第三步，设置电源端，接地端以及输入断和输出端：
第四步：LVS检查原理图与版图的电气特性结果为
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）。
二选一数据选择器
二选一数据选择器目录一：数据选择器的基本原理 (3)二电路逻辑功能 (2)2.1 电路逻辑图 (2)2.2真值表与表达式 (3)2.3电路设计及仿真 (3)三版图设计 (5)3.1总体版图设计及DRC验证 (5)3.1.1数据选择器版图设计步骤 (5)3.1.2版图验证 (8)3.2版图仿真 (9)四数据选择器版图LVS对比 (10)五结论及体会 (12)一：数据选择器的基本原理数据选择器是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去，实现数据选择功能的逻辑电路称为数据选择器。
它的作用相当于多个输入的单刀多掷开关，其示意图如下：图1 n位通道选择信号数据选择器除了可以实现一些组合逻辑功能以外，还可以做分时多路传输电路、函数发生器及数码比较器等。
常见的数据选择器有4选1、8选1、16选1电路。
在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器数据选择器(MUX)的逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号下图所示为二选一数据选择器原理图，a,b为输入端，sel为控制端，out为输出端图1-1数据选择器原理图二电路逻辑功能2.1 电路逻辑图=+(S是数据选择控制端，S为0时选择A，为1时选S择B）Y SA SB要实现2选1选择器，逻辑电路图如下所示图2-1数据选择器逻辑电路图2.2真值表与表达式二选一数据选择器逻辑表达式为：Y SA SB =+根据逻辑表达式所列真值表如下图所示图2-2数据选择器真值表图2.3电路设计及仿真根据原理电路图并使用S-Edit 软件设计出数据选择器的电路图及对应符号图如下：S A B Y 01 1 1 1 0 1 0 1 0 0 0 0 1 1 1 1 1 0 0 0 1 1 0图2-3数据选择器符号图根据符号图并使用S-Edit软件设计出的数据选择器电路图如下所示图2-4数据选择器电路图导出的SPICE文件，如下图所示图2-5 spice文件加载包含文件，如下图所示图2-6 加载后的SPICE文件在其基础上进行仿真：下图从上到下依次为Y. S B A,结合逻辑表达式及真值表可知，电路为正确的图2-7 模拟波形仿真图三版图设计3.1总体版图设计及DRC验证3.1.1数据选择器版图设计步骤（1）新建文件夹：在电脑本地磁盘新建文件夹，文件夹名为shuju。
第5讲基于HDL实现的2选1数据选择器设计
程序代码---数据流描述方式
/*2选1数据选择器，方法二：数据流描述方式*/
module mux2_1_ex2(P0,P1,S,F); input P0,P1,S; output F; assign F=~S&P0|S&P1; endmodule
程序代码---行为描述方式
2、 “？：”语句
条件操作符的语法格式如下： 条件表达式？表达式1：表达式2 如果条件表达式为1（即为真），则运算后结果取 表达式1的值，否则取表达式2的值。 如：assign F=(s==1’b0)?P0：P1；
三、运算符
（1）算术运算符 （+、-、×、/、%） （2）关系运算符 （<、>） （3）等式运算符 (== 、!=) （4）逻辑运算符 （&&、||、！） （5）位运算符 （～、&、|） （6）缩位运算符 （7）移位运算符 （>>、<<） （8）条件运算符 （？：） （9）位拼接运算符
3、变量以及数据类型
reg寄存器型
reg类型定义的是一种能暂存数据的变量。 reg 信号名1，信号2，……；//定义一位reg型数据 reg [n-1:0]信号名1，信号2，……； //定义n位reg型数据 用reg数据类型定义的信号必须放在过程块 （如always,initial)中通过过程赋值语句赋值。
3、变量以及数据类型
Memory寄存器型 Verilog 可通过reg变量来建立数组，用来表示一组 存储器，称为memory寄存器。 定义格式：reg[n-1：0] 存储器名[m-1:0]; 如：reg[7:0] memory1[255:0];//定义了256个 8位的存储器，名字叫memory1。该存储器的地址 范围为0~255.
2选1数据选择器的VHDL描述
2选1数据选择器的VHDL描述ENTITY mux21a ISPORT( a, b : IN BIT ;s : IN BIT;y : OUT BIT ) ;END ENTITY mux21a ;ARCHITECTURE one OF mux21a ISBEGINy <= a WHEN s = '0'ELSE b ;END ARCHITECTURE one ;译码器的设计architecture dec_behave of e1 issignal sel : std_logic_vector( 0 to 3) ;beginsel(0) <= en ; sel(1) <= a(0) ; sel(2) <= a(1) ; sel(3) <= a(2) ;with sel selecty <= "00000001" when "1000","00000010" when "1001","00000100" when "1010","00001000" when "1011","00010000" when "1100","00100000" when "1101","01000000" when "1110","10000000" when "1111","00000000" when others ;end dec_behave ;8-3优先编码器library IEEE; ……;entity encoder83 isport (ind: in std_logic_vector(7 downto 0);outd: out std_logic_vector(2 downto 0));end ;architecture behave of encoder83 isbeginprocess (ind)beginif ind (7) = ‘1' then outd<= "111";elsif ind (6) = ‘1' then outd<= "110";elsif ind (5) = ‘1' then outd<= "101"; elsif ind (4) = ‘1' then outd<= "100"; elsif ind (3 )= ‘1' then outd<= "011"; elsif ind (2) = ‘1' then outd<= "010"; elsif ind (1) = ‘1' then outd<= "001"; elsif ind (0) = ‘1' then outd<= "000"; else outd<= "000";end if;end process; end behave;。
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信息学院上机实验报告
学号：094100135 姓名：汤亚萍班级：09级B班
课程名称：EDA设计与SOPC技术上机内容：2选1数据选择器
上机实验性质：□综合性实验√设计性实验□验证实验
实验时间：2012 年11 月14 日实验地点：睿智楼4幢415 实验设备：见下
实验报告：（包括：目的、方法、原理、结果或实验小结等）。
一、实验目的：
设计并实验一个2选1数据选择器。
二、实验原理
2选1数据选择器的电路符号如图1所示。
输入信号：两个数据源a和b；选择端sel。
输出信号：选择输出端out。
利用选择端sel对输出端进行控制。
达到2选1数据选择器的效果。
a out
b
sel
图1（mux2_1a）
三、实验方法及步骤：
1.根据实验要求，采用文本编辑法，利用verilog HDL语言描述2选1数据选择器，代码如下。
2.对写好的代码进行编译，编译成功后进行保存。
3.编译完成后在Quartus II软件中对其进行编译和引脚分配，最后把编译正确后得到的.sof文件下载到实验箱。
如图2所示：
图2
4．实验结果验证：把生成的.sof文件下载到实验箱后，对应于自己分配的引脚与小灯连接好线。
观察小灯的亮、灭是否符合2选1数据选择器。
观察实验结果如下：
当控制端sel=0时，a输出，当a=0时，小灯不亮，当a=1时，小灯亮；
当控制端sel=1时，b输出，当b=0时，小灯不亮，当b=1时，小灯亮。
四、实验小结：
通过这次实验让我学会了如何分析问题，并能根据问题的具体要求运用Verilog HDL语言进行描述。
写出相应的代码，实现要到达的实验结果。
同时还让我对Quartus II软件的一些基本属性和功能掌握得更加熟练和完整。
但仍存在着不足，运用Verilog HDL语言进行功能描述是非常的灵活的，有多种设计方法。
要真正熟练的掌握和运用并不是件容易的事。
还需要多加练习。
任课教师评语：
教师签字：年月日
注：每学期至少有一次设计性实验。
每学期结束请任课教师按时按量统一交到实验中心处。
实验报告A4纸双面打印。