数字逻辑设计第7章(1)
《数字逻辑教案》
《数字逻辑教案》word版第一章：数字逻辑基础1.1 数字逻辑概述介绍数字逻辑的基本概念和特点解释数字逻辑在计算机科学中的应用1.2 逻辑门介绍逻辑门的定义和功能详细介绍与门、或门、非门、异或门等基本逻辑门1.3 逻辑函数解释逻辑函数的概念和作用介绍逻辑函数的表示方法，如真值表和逻辑表达式第二章：数字逻辑电路2.1 逻辑电路概述介绍逻辑电路的基本概念和组成解释逻辑电路的功能和工作原理2.2 逻辑电路的组合介绍逻辑电路的组合方式和连接方法解释组合逻辑电路的输出特点2.3 逻辑电路的时序介绍逻辑电路的时序概念和重要性详细介绍触发器、计数器等时序逻辑电路第三章：数字逻辑设计3.1 数字逻辑设计概述介绍数字逻辑设计的目标和方法解释数字逻辑设计的重要性和应用3.2 组合逻辑设计介绍组合逻辑设计的基本方法和步骤举例说明组合逻辑电路的设计实例3.3 时序逻辑设计介绍时序逻辑设计的基本方法和步骤举例说明时序逻辑电路的设计实例第四章：数字逻辑仿真4.1 数字逻辑仿真概述介绍数字逻辑仿真的概念和作用解释数字逻辑仿真的方法和工具4.2 组合逻辑仿真介绍组合逻辑仿真的方法和步骤使用仿真工具进行组合逻辑电路的仿真实验4.3 时序逻辑仿真介绍时序逻辑仿真的方法和步骤使用仿真工具进行时序逻辑电路的仿真实验第五章：数字逻辑应用5.1 数字逻辑应用概述介绍数字逻辑应用的领域和实例解释数字逻辑在计算机硬件、通信系统等领域的应用5.2 数字逻辑在计算机硬件中的应用介绍数字逻辑在中央处理器、存储器等计算机硬件部件中的应用解释数字逻辑在计算机指令执行、数据处理等方面的作用5.3 数字逻辑在通信系统中的应用介绍数字逻辑在通信系统中的应用实例，如编码器、解码器、调制器等解释数字逻辑在信号处理、数据传输等方面的作用第六章：数字逻辑与计算机基础6.1 计算机基础概述介绍计算机的基本组成和原理解释计算机硬件和软件的关系6.2 计算机的数字逻辑核心讲解CPU内部的数字逻辑结构详细介绍寄存器、运算器、控制单元等关键部件6.3 计算机的指令系统解释指令系统的作用和组成介绍机器指令和汇编指令的概念第七章：数字逻辑与数字电路设计7.1 数字电路设计基础介绍数字电路设计的基本流程解释数字电路设计中的关键概念，如时钟频率、功耗等7.2 数字电路设计实例分析简单的数字电路设计案例讲解设计过程中的逻辑判断和优化7.3 数字电路设计工具与软件介绍常见的数字电路设计工具和软件解释这些工具和软件在设计过程中的作用第八章：数字逻辑与数字系统测试8.1 数字系统测试概述讲解数字系统测试的目的和方法解释测试在保证数字系统可靠性中的重要性8.2 数字逻辑测试技术介绍逻辑测试的基本方法和策略讲解测试向量和测试结果分析的过程8.3 故障诊断与容错设计解释数字系统中的故障类型和影响介绍故障诊断方法和容错设计策略第九章：数字逻辑在现代技术中的应用9.1 数字逻辑与现代通信技术讲解数字逻辑在现代通信技术中的应用介绍数字调制、信息编码等通信技术9.2 数字逻辑在物联网技术中的应用解释数字逻辑在物联网中的关键作用分析物联网设备中的数字逻辑结构和功能9.3 数字逻辑在领域的应用讲述数字逻辑在领域的应用实例介绍逻辑推理、神经网络等技术中的数字逻辑基础第十章：数字逻辑的未来发展10.1 数字逻辑技术的发展趋势分析数字逻辑技术的未来发展方向讲解新型数字逻辑器件和系统的特点10.2 量子逻辑与量子计算介绍量子逻辑与传统数字逻辑的区别讲解量子计算中的逻辑结构和运算规则10.3 数字逻辑教育的挑战与机遇分析数字逻辑教育面临的挑战讲述数字逻辑教育对培养计算机科学人才的重要性重点和难点解析重点环节一：逻辑门的概念和功能逻辑门是数字逻辑电路的基本构建块，包括与门、或门、非门、异或门等。
组合逻辑电路7、8、9节
4.7比较器导读:在这一节中，你将学习：⏹数值比较器的概念⏹一位数值比较器电路⏹集成数值比较器及应用用来完成两个二进制数A、B大小比较的逻辑电路称为数值比较器，简称比较器。
其比较结果有A>B、A<B、A=B 三种情况。
4.7.1 1位数值比较器一位数值比较器是比较器的基础。
它只能比较两个一位二进制数的大小，图4-57所示为一个一位二进制比较器，可以通过分析得到它的输出逻辑表达式为：BA L=1；BAL=2；BABAABBAL+=+=3由输出逻辑表达得1位数值比较器的真值表如表4-24所示。
图4-57 1位二进制比较器表4-24 1位数值比较器的真值表由真值表可知，将逻辑变量A，B的取值当作二进制数，当A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。
4.7.2 集成数值比较器多位数值比较器的设计原则是先从高位比起,高位不等时，数值的大小由高位确定。
若高位相等,则再比较低位数,比较结果由低位的比较结果决定。
常用的集成数值比较器有4位数值比较器74LS85，其功能表如表4-25所示，从表4-25中可看出：表4-25 74LS85功能表真值表中的输入变量包括八个比较输入端A 3、B 3、A 2、B 2、A 1、B 1 、A 0、B 0和三个级联输入端A ＇>B ＇、A ＇<B ＇和A ＇=B ＇。
级联输入端是为了便于输入低位数比较结果，是为了能与其它数值比较器连接，以便组成更多位数的数值比较器。
3个输出信号 L 1(A ＞B )、L 2(A ＞B )、和L 3(A ＝B )分别表示本级的比较结果。
74LS85的逻辑图和引脚图如图4-58所示。
图4-58 74LS85的逻辑图和引脚图4.7.3 集成数值比较器应用举例数值比较器就是比较两个二进制数的大小，如果二进制数的位数比较多，就需将几片数值比较器连接进行扩展，数值比较器的扩展方式有并联和串联两种。
图4-59为两片四位二进制数值比较器串联扩展为八位数值比较器。
组合逻辑电路
7.2 常用组合逻辑电路
由式（7.2.11）可写出功能表，如表7.2.10 所示。
7.2 常用组合逻辑电路
由功能表可以看出：当使能 端 =1时，不论其他输入端的 状态如何，都不会有输出，F=0； 只有当 =0时，输出数据才决定 于地址输入A1A0的不同组合。数 据选择器相当于一个被地址码控 制的4选1多路开关。
7.2 常用组合逻辑电路
7.2 常用组合逻辑电路
7.2.5 数据选择器
1
数据选择器的功能与电路
数据选择器（multiplexer，MUX）又称多路开关或多路选 择器，它根据地址选择信号，从多路输入数据中选择一路送至输 出端，其作用与图7.2.25所示的单刀多掷开关相似。
7.2 常用组合逻辑电路
7.2 常用组合逻辑电路
7.2 常用组合逻辑电路
7.2 常用组合逻辑电路
7.2 常用组合逻辑电路
7.2.2 译码器
1
二进制编码器
将二进制代码的各种状态按照其原来的含义翻译过来，称为 二进制译码器。例如，二进制代码001可能代表数码管的一字形 灯丝，也可能代表1号机组等。
例7.2.4 试用译码器和门电路实现下列逻辑函数。 F=AB+BC+AC
7.2 常用组合逻辑电路
2
二—十进制编码器
用四位二进制代码来表示一 位十进制数字0、1、2、…、9，
BCD
方案很多，最常用的是8421码。 例如，对十进制数字9进行编
码时，数码盘拨到数字9，输入端 9=1，其余输入端均为0。这时输 出端D=1，C=0，B=0，A=1， 即DCBA=1001，也就是将十进 制数字9 1001。其他编码原理类同。
大学_数字逻辑第四版(欧阳星明著)课后习题答案下载
数字逻辑第四版（欧阳星明著）课后习题答案下载数字逻辑第四版（欧阳星明著）课后答案下载第1章基础概念11.1概述11.2基础知识21.2.1脉冲信号21.2.2半导体的导电特性41.2.3二极管开关特性81.2.4三极管开关特性101.2.5三极管3种连接方法131.3逻辑门电路141.3.1DTL门电路151.3.2TTL门电路161.3.3CML门电路181.4逻辑代数与基本逻辑运算201.4.1析取联结词与正“或”门电路201.4.2合取联结词与正“与”门电路211.4.3否定联结词与“非”门电路221.4.4复合逻辑门电路221.4.5双条件联结词与“同或”电路241.4.6不可兼或联结词与“异或”电路241.5触发器基本概念与分类251.5.1触发器与时钟271.5.2基本RS触发器271.5.3可控RS触发器291.5.4主从式JK触发器311.5.5D型触发器341.5.6T型触发器37习题38第2章数字编码与逻辑代数392.1数字系统中的编码表示392.1.1原码、补码、反码412.1.2原码、反码、补码的运算举例472.1.3基于计算性质的几种常用二-十进制编码48 2.1.4基于传输性质的几种可靠性编码512.2逻辑代数基础与逻辑函数化简572.2.1逻辑代数的基本定理和规则572.2.2逻辑函数及逻辑函数的表示方式592.2.3逻辑函数的标准形式622.2.4利用基本定理简化逻辑函数662.2.5利用卡诺图简化逻辑函数68习题74第3章数字系统基本概念763.1数字系统模型概述763.1.1组合逻辑模型773.1.2时序逻辑模型773.2组合逻辑模型结构的数字系统分析与设计81 3.2.1组合逻辑功能部件分析813.2.2组合逻辑功能部件设计853.3时序逻辑模型下的数字系统分析与设计923.3.1同步与异步933.3.2同步数字系统功能部件分析943.3.3同步数字系统功能部件设计993.3.4异步数字系统分析与设计1143.4基于中规模集成电路(MSI)的数字系统设计1263.4.1中规模集成电路设计方法1263.4.2中规模集成电路设计举例127习题138第4章可编程逻辑器件1424.1可编程逻辑器件(PLD)演变1424.1.1可编程逻辑器件(PLD)1444.1.2可编程只读存储器(PROM)1464.1.3现场可编程逻辑阵列(FPLA)1484.1.4可编程阵列逻辑(PAL)1494.1.5通用阵列逻辑(GAL)1524.2可编程器件设计1604.2.1可编程器件开发工具演变1604.2.2可编程器件设计过程与举例1604.3两种常用的HDPLD可编程逻辑器件164 4.3.1按集成度分类的可编程逻辑器件164 4.3.2CPLD可编程器件1654.3.3FPGA可编程器件169习题173第5章VHDL基础1755.1VHDL简介1755.2VHDL程序结构1765.2.1实体1765.2.2结构体1805.2.3程序包1835.2.4库1845.2.5配置1865.2.6VHDL子程序1875.3VHDL中结构体的描述方式190 5.3.1结构体的行为描述方式190 5.3.2结构体的数据流描述方式192 5.3.3结构体的结构描述方式192 5.4VHDL要素1955.4.1VHDL文字规则1955.4.2VHDL中的数据对象1965.4.3VHDL中的数据类型1975.4.4VHDL的运算操作符2015.4.5VHDL的预定义属性2035.5VHDL的顺序描述语句2055.5.1wait等待语句2055.5.2赋值语句2065.5.3转向控制语句2075.5.4空语句2125.6VHDL的并行描述语句2125.6.1并行信号赋值语句2125.6.2块语句2175.6.3进程语句2175.6.4生成语句2195.6.5元件例化语句2215.6.6时间延迟语句222习题223第6章数字系统功能模块设计2556.1数字系统功能模块2256.1.1功能模块概念2256.1.2功能模块外特性及设计过程2266.2基于组合逻辑模型下的VHDL设计226 6.2.1基本逻辑门电路设计2266.2.2比较器设计2296.2.3代码转换器设计2316.2.4多路选择器与多路分配器设计2326.2.5运算类功能部件设计2336.2.6译码器设计2376.2.7总线隔离器设计2386.3基于时序逻辑模型下的VHDL设计2406.3.1寄存器设计2406.3.2计数器设计2426.3.3并/串转换器设计2456.3.4串/并转换器设计2466.3.5七段数字显示器(LED)原理分析与设计247 6.4复杂数字系统设计举例2506.4.1高速传输通道设计2506.4.2多处理机共享数据保护锁设计257习题265第7章系统集成2667.1系统集成基础知识2667.1.1系统集成概念2667.1.2系统层次结构模式2687.1.3系统集成步骤2697.2系统集成规范2717.2.1基于总线方式的互连结构2717.2.2路由协议2767.2.3系统安全规范与防御2817.2.4时间同步2837.3数字系统的非功能设计2867.3.1数字系统中信号传输竞争与险象2867.3.2故障注入2887.3.3数字系统测试2907.3.4低能耗系统与多时钟技术292习题295数字逻辑第四版（欧阳星明著）：内容提要点击此处下载数字逻辑第四版（欧阳星明著）课后答案数字逻辑第四版（欧阳星明著）：目录本书从理论基础和实践出发，对数字系统的基础结构和现代设计方法与设计手段进行了深入浅出的论述，并选取作者在实际工程应用中的一些相关实例，来举例解释数字系统的设计方案。
数字逻辑设计及应用课程教学大纲
《数字逻辑设计及应用》课程教学大纲课程编号：53000540适用专业：电子信息、电气工程、自动控制及其他应用数字技术的相关专业学时数：64 学分数：4 开课学期：第4学期先修课程：《大学物理》、《软件技术基础》、《电路分析基础》、《模拟电路基础》执笔者：姜书艳编写日期：2011.9 审核人（教学副院长）：一、课程性质和目标授课对象：全日制大学本科二年级课程类别：学科基础课教学目标（本课程对实现培养目标的作用；学生通过学习该课程后，在思想、知识、能力和素质等方面应达到的目标）：“数字逻辑设计及应用”课程是信息技术类专业所共有的一门重要学科基础课程，同时也是一门重要工程技术课程，是研究数字系统硬件设计的入门课程。
在本课程中，将介绍数字逻辑电路的分析设计方法和基本的系统设计思想；培养同学综合运用知识分析解决问题的能力和在工程性设计方面的基本素养。
通过实验和课外上机实验的方式，使同学深入了解和掌握数字逻辑电路的分析设计方法和电路的运用过程。
通过本课程的学习，使学生掌握数字逻辑电路的基本理论、基本分析和设计方法，为学习后续课程准备必要的数字电路知识。
本课程在培养学生严肃认真的科学作风和逻辑思维能力、分析设计能力、归纳总结能力等方面起重要作用。
二、课程内容安排和要求（一）教学内容、要求及教学方法1. 课堂理论教学（64学时）第一章引论（2学时）了解：数字电路的发展及其在信息技术领域中的地位；数字信号与模拟信号之间的关系及数字信号的特点；数字系统输入输出特性及其逻辑特点，数字逻辑电路的主要内容。
第二章信息的数字表达（4学时）掌握：十进制、二进制、八进制和十六进制数的表示方法以及它们之间的相互转换、二进制数的运算；符号数的表达：符号-数值码（Signed-Magnitude System、原码），二进制补码(two's complement，补码)、二进制反码（ones' complement, 反码）表示以及它们之间的相互转换；符号数的运算；溢出的概念。
2014年PLD习题集(含参考答案)数字系统设计
第1章习题1.1 名词解释PROM CPLD FPGA ASICJTAG边界扫描FPGA/CPLD编程与配置逻辑综合PAL EDA GAL IP-CORE ISP ASIC RTL FPGA SOPC CPLDIP-CORE SOC和SOPC EDA/CAD1.2 现代EDA技术的特点有哪些？采用HDL描述、自顶向下、开放标准、具有完备设计库1.3 什么是Top-down设计方式？（P4）1.4 数字系统的实现方式有哪些？各有什么优缺点？74LS系列/4000系列常规逻辑门设计:设计难度大、调试复杂采用CPLD/FPGA等可编程器件来设计：用HDL描述、设计难度小、调试仿真方便，开发费用低，但单位成本较高，适合小批量应用专用集成电路设计：设计掩模成本高，适合大批量应用1.5什么是IP复用技术？IP核对EDA技术的应用和发展有什么意义？（P5）IP可重复使用的一种功能设计，可节省设计时间、缩短开发周期，避免重复劳动为大规模SOC设计提供开发基础、和开发平台。
1.6 用硬件描述语言设计数字电路有什么优势？优势：可进行行为级、RTL级、门级多层面对电路进行描述、可功能仿真时序分析，与工艺无关。
1.8 基于FPGA/CPLD的数字系统设计流程包括哪些步骤？（P8 图1.7）1.9 什么是综合？常用的综合工具有哪些？HDL→RTL→门级→网表的描述转换过程ALTERA:MAX-PLUSII，Quartus, Xilinx:ISE , Lattice: ispLERVER1.10 功能仿真与时序仿真有什么区别？功能仿真不考虑器件延时，而时序分析必须考虑在不同器件中的物理信号的延时1.11 数字逻辑设计描述分哪几个层级，各有什么特点。
1.12、为何任意组合逻辑电路可用通用的与阵列、或阵列组合来实现。
可表示为布尔代数方程，由乘积项的和表示1.13 FPGA与CPLD在实现方式或内部结构上的主要区别查表、与或阵列1.14 VerilogHDL与计算机程序设计语言主要区别（描述并行电路行为或结构、描述的串行指令流）1.15 简述“逻辑综合”功能作用。
第七章 MOS管模拟集成电路设计基础
2. 以多晶硅作为下极板的MOS电容器 以多晶硅作电容器下极板所构造的MOS电容器是无极性电
容器，如下图所示。这种电容器通常位于场区，多晶硅下极板 与衬底之间的寄生电容比较小。
（a）金属做上极板 （b）多晶硅做上极板 图7.2.3 多晶硅为下极板的MOS电容器结构
3.薄膜电容器 在某些电路中，需用较大的电容或对电容有某些特殊要求，
7.2 MOS模拟集成电路中的基本元器件
7.2.1 模拟集成电路中电阻器----无源电阻和有源电阻
1. 掺杂半导体电阻 (1)扩散电阻
所谓扩散电阻是指采用热扩散掺杂的方式构造而成的电阻。 这是最常用的电阻之一，工艺简单且兼容性好，缺点是精度稍 差。 (2)离子注入电阻
同样是掺杂工艺，由于离子注入工艺可以精确地控制掺杂 浓度和注入的深度，并且横向扩散小，因此，采用离子注入方 式形成的电阻的阻值容易控制，精度较高。
社，2004年5月（21世纪高等学校电子信息类教材）.
第七章 MOS管模拟集成电路设计基础 7.1 引言
1、采用数字系统实现模拟信号处理 现实世界中的各种信号量通常都是以模拟信号的形式出现
的，设计一个电路系统的基本要求，就是采集与实现系统功能 相关的模拟信号，按系统的功能要求对采集的信号进行处理， 并输出需要的信号（通常也是模拟量）。
1、电流偏置电路
在模拟集成电路中，电流偏置电路的基本形式是电流
镜。所谓的电流镜是由两个
或多个并联的相关电流
支路组成，各支路的电
流依据一定的器件比例
关系而成比例。
Hale Waihona Puke 1) NMOS基本电流镜NMOS基本电流镜
由两个NMOS晶体管组 成，如图7.3.1所示。
图7.3.1 NMOS基本电流镜
数字逻辑(第二版) 华中科技大学出版社(欧阳星明)版数字逻辑答案第七章
习 题 七1. 用4位二进制并行加法器设计一个实现8421码对9求补的逻辑电路。
解答设8421码为B 8B 4B 2B 1 ，其对9的补数为C 8C 4C 2C 1 ,关系如下：相应逻辑电路图如图1所示。
图 12. 用两个4位二进制并行加法器实现2位十进制数8421码到二进制码解答设两位十进制数的8421码为D 80D 40D 20D 10D 8D 4D 2D 1 ，相应二进制数为B 6B 5B 4B 3B 2B 1B 0，则应有B 6B 5B 4B 3B 2B 1B 0 = D 80D 40D 20D 10×1010＋D 8D 4D 2D 1，运算如下：× D 80 1D 40 0 D 20 1 D 10 0 ＋ D 80 D 40 D 80 D 20D 40 D 10 D 8D 20D 4 D 10D 2 D 1B 6B 5B 4 B 3B 2B 1B 0据此，可得到实现预定功能的逻辑电路如图2所示。
图 23. 用4位二进制并行加法器设计一个用8421码表示的1位十进制加法解答分析：由于十进制数采用8421码，因此，二进制并行加法器输入被加数和加数的取值范围为0000～1001（0～9），输出端输出的和是一个二进制数，数的范围为0000～10011(0～19,19=9+9+最低位的进位)。
因为题目要求运算的结果也是D 8 D 10D 2D 10 D 18421码，因此需要将二进制并行加法器输出的二进制数修正为8421码。
设输出的二进制数为FC 4 F 4 F 3 F 2 F 1，修正后的结果为'1'2'3'4'4F F F F FC ，可列出修正函数真值表如表1所示。
根据表1写出控制函数表达式，经简化后可得：据此，可画出逻辑电路图如图3所示。
图34. 用一片3-8线译码器和必要的逻辑门实现下列逻辑函数表达式。
解答假定采用T4138和与非门实现给定函数功能，可将逻辑表达式变换如下：逻辑电路图如图4所示。
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1
QN
a. 原态：Q=0，QN=1
1 0 1 0 1
0
新态：Q =0，QN*=1
b. 原态：Q=1，QN=0 新态：Q =0，QN*=1
*
*
Q
(b)
0 1 QN
S
0
S-R Latch
R 0 1
Set
(a)
S
0
1 1
Q
（3）S = 1, R = 0
锁存器置1：Q*=1 QN*=0 即使S,R无效（=0） 锁存器仍能锁定1态 R
• They are considered to be the basic memory cell for the majority of electronic binary data storage applications.
S-R Latch
R 0
Q
（1）S = R = 0
电路维持原态
S
QN
0
Q = S + R’·Q S·R = 0 约束条件 S=1,R=0 0 1 S=d R=0
S=0,R=1
S R
Q QL
S R Q QL
0 0 1 1
0 1 0 1
维持原态 0 1 1 0 0 0
• 输入 S、R的变化都可能使输出值发生变化； S • 如果S端、R端同时有效（=1），两个输出端将变为0，但 R 最后锁存器的状态将取决于后变化的端口；如果两个输入同 最小 时变为无效，则最后的输出将无法确定。 传播 脉冲 Q 延迟 宽度
Vin1
Vout1
Q
Vout1 = Vin2
稳态 stable 亚稳态 metastable
Vin2
Vout2
Q_L
Vout2
Vin1 = Vout2
Vin2
Vin2
Vout2
Vin1
Vout1
Q Vout1 = Vin2
Vin2
Vout2
Q_L
Vin1 = Vout2
Metastable Behavior
0
QN
a. 原态：Q=1，QN=0
0 1 0 1 0
1 0
新态：Q =1，QN =0
b. 原态：Q=0，QN=1 新态：Q*=1，QN*=0 S
*
*
Q
(b)
0 QN
1
S-R Latch
R 1 0
Q
（4）S = R = 1 “禁止”
Q* = QN* = 0
S
1 0
0
QN
当S,R无效（=0）时，
Q
亚稳态，对噪声敏感
S R 0 0 1 1 0 1 0 1
Q* Q
SR
00 0 1 01
S-R锁存器的功能描述
11 10
0 1
*
0 0
d
1 1
状态转移真值表 S R 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 Q 0 1 0 1 0 1 0 1 Q* 0 1 0 0 1 1 0 0
d
特征 方程
状态图 S=0 R=d
NOR gate not gate
* Q = Q Present state Next state （新态） QN* = QN （原态）
Q
QN
S-R Latch
R 1 0
Reset
(a)
S
1
0 0
Q
（2）S = 0, R = 1
锁存器清0：Q*=0 QN*=1 即使S,R无效（=0） 锁存器仍能锁定0态 R
电路特点：有反馈回路、有记忆元件
7.1 Bistable Elements
0 1 Q 1 0 Q
1
0
Q_L
0
1
Q_L
电路有两种稳定状态：Q = 1 ( 1态 ) 和 Q = 0 ( 0态 ) —— 双稳电路（bistable） 只要一接电源，电路就随机出现两种状态 中的一种，并永久地保持这一状态。
S S_L
S-R锁存器功能表 Q
S_L R_L
1 1 0 0 1 0 1 0
Q
QL
R R_L
S_L = R_L = 1
S_L = 0, R_L = 1 S_L = R_L = 0
QL
电路维持原态
维持原态 0 1 清0 1 0 置1 1 1 不定 逻辑符号 S R Q Q
S_L = 1, R_L = 0 Q = 0, QL = 1 Q = 1, QL = 0 Q=QL=1，不允许
Chapter 7 Sequential Logic Design Principles
• latches and Flip-flops • Clocked Synchronous State-Machine Analysis • Clocked Synchronous State-Machine Design
tpLH(SQ)
tpHL(RQ)
tpw(min)
S-R锁存器的动作特点
• 输入信号在全部有效电平内，都能直接改变 锁存器的状态（直接置位－复位触发器） • 输入端需遵守约束条件
• 抗干扰能力最低
– 当S=R=1，然后同时取消时
– S和R端输入信号脉冲宽度过小
锁存器进 入亚稳态
S - R Latch
基本概念
Logic circuits：
• combinational logic circuit（组合逻辑电路）
任何时刻的输出仅取决于当时的输入
电路特点：无反馈回路、无记忆元件
• sequential logic circuit（时序逻辑电路）
任一时刻的输出不仅取决于当时的输入， 还取决于过去的输入序列
状态不确定
0
QN
S-R锁存器的功能描述
reset R
清0 置1 Q 状态转移真值表 S R QN 逻辑符号 S R Q Q QN 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 Q 0 1 0 1 0 1 0 1 Q* 0 1 0 0 1 1 0 0
set S
功能表 Q QN 维持原态 0 1 1 0 0 0
随机噪声会驱动工作于亚稳态点的 电路转移到一个稳态的工作点上去 从一个“稳态”转换到另一个“稳态” 需加一定宽度的脉冲（足够的驱动） Q_L Q
亚稳态
所有的时序电路对 亚稳态都是敏感的 稳态 稳态
7.2 Latches and Flip-Flops
• Latches and Flip-flops are digital devices that have the ability to store binary information after the excitation input has changed.
S-R Latch with Enable
—— 又称“时钟S-R锁存器”
功能表 Q QL
S
C R
S_L Q
C S R 0 1 1 1 1 逻 辑 符 号 X 0 0 1 1
QL
R_L
(1). C = 0时： 维持原态 (2). C = 1时： 与S-R锁存器相似 注意：当S=R=1时，若C由10， 则下一状态不可预测。