组合逻辑电路与VHDL基本语法

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07 第七章使用VHDL语言来设计组合逻辑电路

与非门的真值表如下：
第七章使用VHDL语言来设计组合逻辑电路
7.2.5 异或门设计
异或门是用于实现异或逻辑的电路，其逻辑表达式如下：
异或门的真值表如下：
第七章使用VHDL语言来设计组合逻辑电路
7.2.6 三态门设计
三态门的输出既可以是一般二值逻辑电路的正常的“0”状态和“1”状态，又可以保持特有的高阻抗（Z）状态，其真值表如下：
第七章使用VHDL语言来设计组合逻辑电路
7.1 组合逻辑电路设计基础 7.2 组合逻辑的基本电路设计 7.3 译码器设计 7.4 编码器设计 7.5 数据选择器设计 7.6 比较器设计 7.7 加法器设计 7.8 减法器设计 7.9 乘法器设计 7.10 奇偶检验电路设计 7.11 其他逻辑电路设计
多位加法器可以分为并行进位和串行进位两种。
第七章使用VHDL语言来设计组合逻辑电路
7.8 减法器设计
减法器用于实现两个二进制的数减法的组合逻辑。最简单的全减器是采用本位结果和借位来显示，二进制中是借一当二，所以可以使用两个输出变量的高低电平变化来实现减法运算。
在实际应用中，可以使用“三-八”译码器来实现全减器。
逻辑代数中，最基本的逻辑运算是“与”、 “或”、“非”三种。
第七章使用VHDL语言来设计组合逻辑电路
7.1.2 逻辑函数的表示方法
逻辑函数（logical function）是数字电路的特点及描述工具，其输入、输出量是高、低电平，可以用二元常量（0，1）来表示，输入量和输出量之间的关系是一种逻辑上的因果关系，数字电路可以用逻辑函数的的数学工具来描述。逻辑函数的表示方法有多种：如逻辑表达式、真值表、逻辑图、波形图等。

vhdl 组合逻辑电路

vhdl 组合逻辑电路VHDL组合逻辑电路VHDL（VHSIC Hardware Description Language）是一种硬件描述语言，用于描述数字电路和系统级电路的行为和结构。

VHDL可以用于设计、仿真和验证电子系统。

在数字电路设计中，组合逻辑电路是一种重要的电路类型，本文将重点介绍VHDL中的组合逻辑电路。

一、组合逻辑电路简介组合逻辑电路是由输入端、输出端和逻辑门构成的电路。

它的输出仅取决于当前的输入，而与过去的输入无关。

组合逻辑电路的主要特点是没有存储元件，也就是说输出只与输入有关，不受时间的影响。

二、VHDL语言描述组合逻辑电路1. 实体声明在VHDL中，组合逻辑电路可以通过实体声明来描述。

实体声明包括实体头和实体体两部分。

实体头部分定义了实体名称、输入端口和输出端口，并且可以定义参数和模式等信息。

例如：实体名称：AND2输入端口：A, B输出端口：Y实体体部分定义了实体的行为，使用逻辑表达式来描述输出与输入之间的关系。

例如：实体体部分：Y <= A AND B;2. 架构声明架构声明用于描述实体的具体实现。

在架构声明中，可以使用信号、变量、常数、函数等来描述电路的行为。

例如：架构声明：架构 Behavioral of AND2 is开始信号 temp: bit;开始temp <= A AND B;Y <= temp;结束 Behavioral;三、VHDL组合逻辑电路的应用举例1. 与门（AND）与门是最基本的逻辑门之一，它的输出为输入信号的逻辑与运算结果。

在VHDL中，可以通过以下代码来实现一个2输入与门：实体声明：实体名称：AND2输入端口：A, B输出端口：Y实体体部分：Y <= A AND B;2. 或门（OR）或门是另一种基本的逻辑门，它的输出为输入信号的逻辑或运算结果。

在VHDL中，可以通过以下代码来实现一个2输入或门：实体声明：实体名称：OR2输入端口：A, B输出端口：Y实体体部分：Y <= A OR B;3. 非门（NOT）非门是最简单的逻辑门，它的输出为输入信号的逻辑非运算结果。

VHDL语言学习

VHDL语言学习VHDL语言学习一、组合逻辑电路的VHDL描述1、实体表达ENTITY e_name ISPORT(p_name:port_m data_type;......P_namei:port_mi data_type)END ENTITY e_name实体描述的是电路期间的端口表达和信号属性2、实体名e_name3、PORT语句和端口信号描述电路的端口及端口信号必须要用到PORT(..)；p_name指的是端口信号名4、端口模式port_m定义数据的流动方向和方式IN、OUT、INOUT、BUFFER(输入为内部回读信号)5、数据类型data_typeINTEGER 整数类型BIT位数据类型‘0’’1’需加单引号BOOLEAN布尔数据类型STD_LOGIC标准逻辑位数据类型6、结构体表达ARCHITECTURE arc_name OF e_name IS（说明语句）BEGIN（功能描述语句）END ARCHITECTURE arc_name;（说明语句）不是必须的，包括在结构体中需要说明和定义的数据对象、数据类型、元件调用声明等；（功能描述语句）是必须的。

可以是并行语句、顺序语句，也可以说是混合的。

7、逻辑操作符七种逻辑操作符AND、OR、NAND、NOR、XOR、XNOR、NOT构成组合电路逻辑操作符要求的操作数为三种数据类型BIT、BOOLEAN、STD_LOGIC8、信号传输（赋值）符号和数据比较符号赋值语句y<=a <=表示信号传输或者赋值，两边类型相同比较语句s=’0’=表示一种数据比较符号，语句结果是布尔数据类型9、IF_THEN条件语句顺序语句，必须以END IF结束10、WHEN_ELSE 条件赋值语句并行赋值语句赋值目标<= 表达式WHEN 赋值条件ELSE表达式WHEN 赋值条件ELSE ...........表达式顺序判断赋值，第一句具有最大优先级，判定完成后下面不再执行。

VHDL语法简单总结

VHDL语法(yǔfǎ)简单总结VHDL语法简单(jiǎndān)总结VHDL语法(yǔfǎ)简单总结一个(yī ɡè)VHDL程序代码包含实体(shítǐ)（entity）、结构(jiégòu)体（architecture）、配置(pèizhì)（configuration）、程序包（package）、库（library）等。

一、数据类型1.用户自定义数据类型使用关键字TYPE，例如：TYPE my_integer IS RANGE -32 TO 32;–用户自定义的整数类型的子集TYPE student_grade IS RANGE 0 TO 100;–用户自定义的自然数类型的子集TYPE state IS (idle, forward, backward, stop);–枚举数据类型，常用于有限状态机的状态定义一般来说，枚举类型的数据自动按顺序依次编码。

2.子类型在原有已定义数据类型(lèixíng)上加一些约束条件，可以定义(dìngyì)该数据类型的子类型。

VHDL不允许不同类型的数据直接进行操作运算，而某个数据类型的子类型则可以和原有类型数据直接进行操作运算。

子类型定义使用(shǐyòng)SUBTYPE关键字。

3.数组(ARRAY)ARRAY是将相同数据类型的数据集合在一起(yīqǐ)形成的一种新的数据类型。

TYPE type_name IS ARRAY (specification) OF data_type;–定义新的数组类型(lèixíng)语法结构SIGNAL signal_name: type_name [:=initial_value];–使用新的数组类型对SIGNAL，CONSTANT, VARIABLE进行声明例如：TYPE delay_lines IS ARRAY (L-2 DOWNTO 0) OF SIGNED (W_IN-1 DOWNTO 0);–滤波器输入延迟链类型定义TYPE coeffs IS ARRAY (L-1 DOWNTO 0) OF SIGNED (W_COEF-1 DOWNTO 0);–滤波器系数(xìshù)类型定义SIGNAL delay_regs: delay_lines; –信号延迟(yánchí)寄存器声明CONSTANT coef: coeffs := ( ); –常量(chángliàng)系数声明并赋初值4.端口数组在定义电路的输入/输出端口时，有时需把端口定义为矢量阵列，而在ENTITY中不允许使用TYPE进行类型定义，所以(suǒyǐ)必须在包集(PACKAGE)中根据端口的具体信号特征建立用户自定义的数据类型，该数据类型可以供包括ENTITY在内的整个设计使用。

第四章用VHDL程序实现常用逻辑电路

4.2

时序逻辑电路设计
1、触发器
触发器是构成时序逻辑电路的基本元件，常用的触发器包括RS触发器、D触发器、JK触发器、T触发器等类型。下面仅介绍同步复位D触发器。源程序如下：

library ieee; use ieee.std_logic_1164.all; entity syndff is port(d,clk,reset:in std_logic; q,qb:out std_logic); end syndff;

其源程序如下： library ieee; use ieee.std_logic_1164.all; entity jbm is port(a,b: in bit; f1,f2,f3,f4,f5,f: out bit); end jbm; architecture a of jbm is begin f1<=a and b; --构成与门 f2<=a or b; --构成或门 f<=not a; --构成非门 f3<=a nand b; --构成与非门 f4<=a nor b; --构成异或门 f5<=not(a xor b); --构成异或非门即同门 end;
end cnt4; 改变std_logic_vector矢量的位宽，可以很方便地改变二进制计数器的模。

--结构体描述： architecture behave of cnt4 is signal q1: std_logic_vector(3 downto 0); begin process(clk) begin if (clk'event and clk = '1') then q1<=q1+1; end if; end process; q<=q1; end behave;

数字电路设计课件第五讲常用组合、时序逻辑电路的VHDL描述

ARCHITECTURE a OF Coder IS SIGNAL Sel: STD_LOGIC_VECTOR(8 DOWNTO 0);
2020/8/1
2020/8/1
2020/8/1
仿真结果
编码器
• 根据真值表，利用With…Select语句或Case…When语句或When…Else 语句来设计——查表法
2020/8/1
对应的十进制 0 1 2 3 4 5 6 7 8 9
BCD码的十位 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000
BCD码的个位 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001
二进制对应的十进制 BCD码的十位 BCD码的个位
2020/8/1
2020/8/1
存储器地址译码器设计
EEPROM
FFFF
SRAM
C000
Peripheral Peripheral
PROM Shadow
8000
4010 4008 4000
2020/8/1
LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY decode IS PORT ( address : IN STD_LOGIC_VECTOR( 15 Downto 0) ; Valid , boot_up : IN STD_LOGIC ; Sram , prom , eeprom , shadow , Periph1 ,periph2 : OUT STD_LOGIC) ; END decode;
异步信号有效异步信号有效qoutqout局部被异步复位其局部被异步复位其他被异步预置他被异步预置异步信号有效异步信号有效qoutqout局部被异步复位其局部被异步复位其他被异步预置他被异步预置同步加载信号同步加载信号同步加载信号同步加载信号endendprocess

第2讲 VHDL入门_组合逻辑

KX
康芯科技
简单组合电路的VHDL描述
12. 文件取名和存盘 “.vwf”，“.vwf”，“.qpf” adder_f.vhd
KX
康芯科 .END ENTITY e_name描述器件的端口特性。结构体：以 ARCHITECTURE ... END ARCHITECTURE 给出器件的逻辑功能和行为。端口定义：以PORT()语句定义器件端口及其数据类型。端口模式： IN、OUT、INOUT、BUFFER描述端口数据的流向特征。数据类型：数据对象承载数据的类别： INTEGER、 BOOLEAN、 STD_LOGIC、 BIT、STD_LOGIC_VECTOR。信号赋值符：“<=”，用于信号数据的传输，仿真传输延时最短为一个δ。条件比较符： “=”，在条件语句表式中用于比较待测数据的关系。逻辑操作符： AND、OR、NOT、NAND、XOR、XNOR。 IF条件语句：IF_THEN_ELSE语句作为顺序语句。并行条件语句：WHEN_ELSE条件信号赋值语句。进程语句：以PROCESS ...END PROCESS引导的语句结构。顺序语句：由进程语句引导的，以顺序方式执行的语句。并行语句：在结构体中以并行方式执行的语句。文件取名：建议文件名与VHDL设计的实体名一致，后缀是.vhd。
IF (s1='0')AND(s2='1')OR(c<b+1) THEN ..
8. 逻辑操作符 BIT、BOOLEAN、STD_LOGIC
KX
康芯科技
简单组合电路的VHDL描述
9. 条件语句 10. WHEN_ELSE条件信号赋值语句
赋值目标 <= 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE ... 表达式；

vhdl 基础语法

vhdl 基础语法VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，用于描述数字系统的行为和结构。

以下是VHDL的基础语法：1. 实体（Entity）：用于描述模块的接口和端口。

实体的语法如下：```entity entity_name isport (-- 输入端口input_name : in data_type;-- 输出端口output_name : out data_type);end entity_name;```2. 架构（Architecture）：用于描述模块的内部行为和逻辑。

架构的语法如下：```architecture architecture_name of entity_name issignal signal_name : data_type;begin-- 逻辑实现end architecture_name;```3. 信号（Signal）：用于在模块内部传递数据。

信号的语法如下：```signal signal_name : data_type;```4. 过程（Process）：用于描述模块的并发行为。

过程的语法如下：```process (sensitivity_list)begin-- 逻辑实现end process;```5. 语句（Statement）：用于描述模块的具体操作。

常见的语句包括：- 赋值语句：```signal_name <= value;```- 选择语句：```case expression iswhen value1 =>-- 逻辑实现1when value2 =>-- 逻辑实现2when others =>-- 默认逻辑实现end case;```- 循环语句：```for i in range loop-- 逻辑实现end loop;```这些是VHDL的基础语法，可以用于描述数字系统的行为和结构。

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S1 S0
2-2-2 資料型態與運算子

數值訊號整數:VHDL語言中的整數數值範圍從到，它是以32位元的bit_vector 來定義整數的範圍的。例如: Signal A：Integer; --32位元數值宣告 Signal B,C：Integer range 0 to 7; -- 3位元數值宣告 Variable INT_S:Integer; --32位元數值宣告
2-1 邏輯閘與邏輯電路
2-1-1 基本邏輯閘
A B C=A AND B A C B C=A OR B C
A A NOT : C= A’ C B C=A XOR B
C
2-1-2 布林代數方程式與笛摩根定理

A S0 B C Y
布林代數方程式
A B C D S1 Y S0
Y A B C
ENTITY NAND2 is PORT(A,B: IN bit; Y : OUT bit ); END NAND2;
A
F
B
Y
2-2-1 VHDL的基本架構
VHDL的電路架構( Architecture)

以「Architecture..of..IS...Begin..End」來表示用以描述ENTITY所涵蓋的電路行為特性和動作
architecture dataflow of and_2 is begin Y<=a and b; end dataflow;
The Architecture describes the box
2-2-1 VHDL的基本架構
VHDL 的電路單體(Entity)

ENTITY用來宣告電路的外部包裝，也就是設計體的介面 ENTITY的描述以「Entity...IS...End」來表示

無號整數(UNSIGNED)序列宣告: 宣告成整數的訊號是一種數值型式，跟宣告成位元(bit、bit_vector)型式的邏輯訊號事實上是不能夠直接作資料互換的；在VHDL語言中另外提供了Unsigned指令宣告，它同時具有邏輯和數值的特性，因此既可作邏輯處理又可作數值運算。例如: Signal A：Std_logic; Signal B,C：Unsigned(3 downto 0);

變數（Variables） Variable temp: Std_logic:= ‘0’; Variable temp: Std_logic_Vector( 3 downto 0); Variable A,B:Boolean:=False;
2-2-2 資料型態與運算子

資料型別

邏輯訊號
在邏輯訊號中，我們用std_logic和bit來宣告邏輯位元，另外用 std_logic_vector和bit_vector來宣告多位元的邏輯訊號。在VHDL中，標準邏輯（STD_LOGIC）訊號型式定義是：
architecture Dataflow of NAND2 is begin C<=A nand B; end Dataflow;
A B
C
•布

資料物件

常數（Constants）在VHDL語言中，我們將固定值宣告成常數，它類以C語言中以#define來設定常數值的作法。例如:Constant A: Std_logic_vector(3 downto 0):=“0011”; 訊號（Signals）訊號可以用來宣告所有元件內部的信號線或內接腳位。例如: Signal A：Std_Logic_vector(4 downto 0); Signal temp: bit_vector(0 to 3);
2-2-2 資料型態與運算子
在VHDL語法中，一群BIT即可以構成Bit_Vector，而一群Std_Logic也可組成Std_Logic_Vector序列。
Y3 Y2 Y1 Y0
SIGNAL S1,S0: std_logic; SIGNAL Y3,Y2,Y1,Y0: std_logic;
SIGNAL S: std_logic_vector(1 downto 0); SIGNAL Y: std_logic_vector(3 downto 0);
2-2-2 資料型態與運算子

運算子
種類
邏輯運算子關係運算子算術運算子
運算子
not and or xor nand xnor = /= < <= > >=
+ (加) - (減) * (乘)

邏輯運算子關係運算子
組合邏輯與VHDL 基本語法
VHDL數位電路實習與專題設計文魁資訊-UE301
內容大綱

2-1 邏輯閘與邏輯電路 2-2 VHDL的基本架構 2-3 VHDL的指定敘述與基本語法 2-4 解碼器、多工器與編碼器 2-5 算術邏輯電路與階層式設計單元1：基本邏輯實習單元2：解碼器與編碼器實習單元3：算術邏輯電路實習
type std_logic is (
‘X’ ‘0’ ‘1’ ‘Z’ ‘W’ ‘L’ ‘H’ ‘-’
-- Forcing unknown -- Forcing zero -- Forcing one -- High impedance -- Weak unknown -- Weak zero -- Weak one ); -- Don’t care
Y A B C D

A B
笛摩根定理
C A B
A
C
B
C
A B
C
C=(A+B)ˇ=Aˇ Bˇ
C=(A B)’=A’+B’
2-1-3 積之和型式的邏輯電路
A 0 0 0 B 0 0 1 C 0 1 0 Y 0 0 1
0
1 1 1 1
1
0 0 1 1
1
0 1 0 1
0
0 1 1 1
2-2 邏輯閘與邏輯電路
2-2-1 VHDL的基本架構

VHDL程式簡例
entity name
a
AND_2
Y
b entity and_2 is port (a, b: in std_logic; Y : out std_logic); end and_2; The Entity describes the inputs and outputs