字段译码器逻辑功能测试附应用

实验五字段译码器逻辑功能测试及应用

一、实验目的

1.掌握七段译码驱动器74LS47逻辑功能。

2.掌握LED七段数码管的判别方法。

3.熟悉常用字段译码器的典型应用。

二、实验仪器及材料

a) TDS-4数电实验箱、双踪示波器、数字万用表。

b) 参考元件：译码器74ls47一片、共阳数码管一个。.

三、实验原理

1、七段发光二极管(LED)数码管

LED数码管是目前最常用的数字显示器，图5-1(a)、(b)为共阴管和共阳管的电路，(c)为两种不同出线形式的引出脚功能图。

一个LED数码管可用来显示一位0～9十进制数和一个小数点。小型数码管（0.5寸和0.36寸）每段发光二极管的正向压降，随显示光（通常为红、绿、黄、橙色）的颜色不同略有差别，通常约为2～2.5V，每个发光二极管的点亮电流在5～10mA。LED数码管要显示BCD码所表示的十进制数字就需要有一个专门的译码器，该译码器不但要完成译码功能，还要有相当的驱动能力。

(a) 共阴连接（“1”电平驱动） (b) 共阳连接（“0”电平驱动）

图 5-1 LED数码管

2、BCD码七段译码驱动器

此类译码器型号有74LS47（共阳），74LS48（共阴），CC4511（共阴）等，本实验系采用74LS47／七段译码／驱动器。驱动共阳极LED数码管。

图 5-2为74LS47引脚排列

图5-2 74LS47引脚排

其中A、B、C、D—BCD码输入端。

a、b、c、d、e、f、g—译码输出端，输出“0”有效，用来驱动共阳极LED数码管。

BI：消隐输入端，BI＝“0”时，译码输出全为“1”；

LT：测试输入端，BI＝“1”,LT＝“0”时，译码输出全为“0”；

：当BI =LT=1,=0时，输入DCBA为0000，译码输出全为“1”。而DCBA为其它各种组合时，正常显示。它主要用来熄灭无效的前零和后零。

:当本位的“0”熄灭时，=0,在多位显示系统中，它与下一位的相连，通知下

位如果是零也可熄灭。

四、实验内容

1.集成七段显示译码器的功能测试。

按照图5-3连线，输出端接数码管，对照功能表逐项进行测试，并将实验结果与功能表进行比较。

2.LED七段数码管的判别方法

1）共阳共阴的判别及好坏判别

先确定显示器的两个公共端，两者是相通的。这两端可能是两个地端（共阴极），也可能是两个Ｖc端（共阳极），然后用万用表象判别普通二极管正、负极那样判断，即可确定出是共阳还是共阴，好坏也随之确定。

2）字段引脚判别

将共阴显示器接地端和万用表的的黑表笔相接触，万用表的红表笔接触七段引脚之一，则根据发光情况可以判别出a、b、c等七段。对于共阳显示器，先将它的Ｖcc和万用表的红表笔相接触，万用表的的黑表笔分别接显示器各字段引脚，则七段之一分别发光，从而判断之。

五、实验报告要求

1.总结出74LS74各功能端的作用。

2.画出共阴共阳七段数码管的原理图。

3.总结共共阳共阴的判别及好坏判别方法。

计数器的设计实验报告

计数器的设计实验报告篇一：计数器实验报告实验4 计数器及其应用一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是

CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。图5－ 9－1 CC40192引脚排列及逻辑符号图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5－9－1，说明如下：表5－9－1 当清除端CR为高电平“1”时，计数

器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421 码十进制加、减计数器的状态转换表。加法计数表5－9－减计数 2、计数器的级联使用一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。图5－9－2是由CC40192利用进位

实验三74ls139译码器实验

实验三译码器实验一、实验目的 1、掌握中规模集成电路译码器的工作原理及逻辑功能。 2、学习译码器的灵活应用。二、实验设备 1、SAC-DS4数字逻辑电路实验箱 1个 2、74LS138 3-8线译码器 2片 3、74LS20 双四输入与非门 1片三、实验内容与步骤（一）测试74LS139的逻辑功能。图1 74LS139集成电路引脚图实验步骤： 1）．接线：按图1的引脚接线,测试单个2—4译码器的功能（只接74LS139芯片中的一个译码器）， 1B 、1A 、1E 输入端接逻辑电平信号，1Y 0、1Y 1 、1Y 2 、1Y 3输出端接指示灯。２）．测试：当E=1时，看四个输出信号的逻辑电平是否全“1”。当E=0时，2—4译码器进入正常工作状态，给1B 、1A 选择信号端加不同组合逻辑电平，观察输出端1Y 0、1Y 1 、1Y 2 、1Y 3所接指示灯的变化，灯亮表示“1”电平，不亮表示“0”电平，请将观测的最后结果记录如下表。表1 2 —4译码器逻辑功能表输入输出 E B A Y 0 Y 1 Y 2 Y 3 输出逻辑关系式 1 Χ Χ 0 0 0 0 0 1 0 1 0 0 1 1 3)．利用74LS139译码器实现“同或”门电路 Y ＝30 Y Y ?＝30Y Y +＝B A B A ?+?＝A ⊙B 如下图2所示连接电路，将实验结果填入表中，验证其逻辑关系。是否符合“同或”逻辑门电路的逻辑关系。图2 用74LS139译码器实现“同或”逻辑门电路接线图和真值 Y o Y 174LS139 Y 2 Y 3 & V cc E A B G Y

实验一基本门电路的逻辑功能测试

实验一基本门电路的逻辑功能测试一、实验目的 1、测试与门、或门、非门、与非门、或非门与异或门的逻辑功能。 2、了解测试的方法与测试的原理。二、实验原理实验中用到的基本门电路的符号为：在要测试芯片的输入端用逻辑电平输出单元输入高低电平，然后使用逻辑电平显示单元显示其逻辑功能。三、实验设备与器件 1、数字逻辑电路实验箱。 2、数字逻辑电路实验箱扩展板。 3、相应74LS系列芯片若干。四、实验内容测试TTL门电路的逻辑功能： a）测试74LS08（与门）的逻辑功能。 b）测试74LS32（或门）的逻辑功能。 c）测试74LS04（非门）的逻辑功能。 d）测试74LS00（与非门）的逻辑功能。 e）测试74LS02（或非门）的逻辑功能。 f）测试74LS86（异或门）的逻辑功能。五、实验步骤 1、按照芯片的管脚分布图接线（注意高低电平的输入和高低电平的显示）。 2、测试各个芯片的逻辑功能六、实验报告要求 1.画好各门电路的真值表表格，将实验结果填写到表中。 2.根据实验结果，写出各逻辑门的逻辑表达式，并判断逻辑门的好坏。

实验二编码器及其应用一、实验目的 1.掌握一种门电路组成编码器的方法。 2.掌握8 -3线优先编码器74LS148，10 -4线优先编码器74LS147的功能。二、实验原理 1、8-3线优先编码器74LS148 编码器74LS148的作用是将输入I0～I78个状态分别编成二进制码输出，它的功能表见表6-2，它的逻辑图见图6-2。它有8个输入端，3个二进制码输出端，输入使能端EI，输出使能端 3、10-4线优先编码器74LS147

实验三 3-8译码器的功能测试及仿真

实验三3-8译码器功能测试及仿真一、实验目的 1、掌握中规模集成3-8译码器的逻辑功能和使用方法。 2、进一步掌握VHDL语言的设计。二、预习要求复习有关译码器的原理。三、实验仪器和设备 1．数字电子技术实验台1台 2．数字万用表1块 3．导线若干 4.MUX PLUSII软件 5.74LS138集成块若干四、实验原理译码器是一个多输入、多输出的组合逻辑电路。它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器。译码器分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码变换译码器。 1．变量译码器（又称二进制译码器）用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。若有n个输入变量，则有2n个不同的组合状态，就有2n个输出端供其使用。而每一个输出所代表的函数对应于n个输入变量的最小项。以3线－8线译码器74LS138为例进行分析，下图(a)、(b)分别为其逻辑图及引脚排列。其中 A2、A1、A0为地址输入端，0Y～7Y为译码输出端，S1、2S、3S为使能端。下表为74LS138功能表，当S1＝1，2S＋3S＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。当S1＝0，2S＋3S＝X时，或 S1＝X，2S＋3S＝1时，译码器被禁止，所有输出同时为1。

3－8线译码器74LS138逻辑图及引脚排列图 74LS138功能表输入输出 S12S+3S A2A1A00Y1Y2Y3Y4Y5Y6Y7Y 1 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 ×××× 1 1 1 1 1 1 1 1 × 1 ××× 1 1 1 1 1 1 1 1 二进制译码器实际上也是负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器(又称多路分配器)，如图3－2所示。若在S1输入端输入数据信息，2S＝3S＝0，地址码所对应的输出是S1数据信息的反码；若从2S端输入数据信息，令S1＝1、3S＝0，地址码所对应的输出就是2S端数据信息的原码。若数据信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器。根据输入地址的不同组合译出唯一地址，故可用作地址译码器。接成多路分配器，可

实验四计数器逻辑功能测试及其应用

实验四计数器逻辑功能测试及其应用一、实验目的 1．学习用集成触发器构成计数器的方法。 2．掌握中规模集成计数器的使用及功能测试方法。 3．运用集成计数计构成1/N分频器。二、预习要求 1．阅读课本中关于异步计数器的介绍，了解异步计数器的基本分析方法。 2．掌握74LS160工作原理及其结合门电路构成任意进制计数器的方法，并分析所给实验电路原理。 3．按实验内容要求，设计相应的实验记录表格。三、实验内容与要求（一）基础性实验 1．用CC4013或74LS74 D触发器构成4位二进制异步加法计数器。 1) 按图4-1接线，将低位CP0端接单次脉冲源，输出端Q3、Q2、Q1、Q0 接逻辑电平显示插口。图4-1四位二进制异步加法计数器 R=0然后恢复为1)，逐个送入单次脉冲，观察并列表记录Q3～Q0 2) 清零后(先令D 状态。 3) 将单次脉冲改为1H Z的连续脉冲，观察Q3～Q0的状态。 4) 将图4-1电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计数器，按实验内容2)，3)进行实验，观察并列表记录Q3～Q0的状态。 2．测试74LS160同步十进制计数器的逻辑功能

表4-1 74LS160功能表为异步清除端、LD为同步置数端、数据输入端D3、D2、D1、D0分别接逻辑开D 关，输出端Q3、Q2、Q1、Q0接实验设备的一个译码显示输入相应插口D、C 、B、A；EP 和ET为工作方式控制端（使能端）接逻辑开关。逐项测试并判断该集成块的功能是否正常。 (1) 清除 =0，其它输入为任意态，这时Q3Q2Q1Q0＝0000，译码数字显示为0。清除功能完令R D ＝1。成后，置 D (2) 置数 R D＝1，EP、ET任意，数据输入端输入任意一组二进制数，令LD= 0，CLK接单次脉冲，观察计数译码显示输出。预置功能完成后，置LD＝1。 (3) 加计数＝1，LD＝1。送入10个单次脉冲，观察译码显示是否CLK接脉冲源，清零后置R D 按8421码十进制状态转换表进行；输出状态变化是否发生在CLK上升沿。 3．图4-3所示，用两片74LS160组成两位十进制加法计数器，输入1Hz连续计数脉冲，进行由00-99累加计数，记录之。

JK触发器的逻辑功能测试

实验三 JK触发器的逻辑功能测试 [实验目的] 1、学习触发器逻辑功能的测试方法。 2、掌握基本JK、D触发器的逻辑功能。 3、掌握JK触发器转换成D触发器的方法及D触发器的逻辑功能。 [主要仪器设备及耗材]数字电路实验板、74LS112芯片、74LS00芯片、数字万用表、数据线。 [实验基本原理] 触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。 1、JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112(或74LS76)双JK触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图1-1所示。图1-1 74LS112双JK触发器引脚排列及逻辑符号 JK触发器的状态方程为 Qn+1=J Qn +K Qn，S＝R＝１ J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。Q与Q—为两个互补输出端。通常把Q=0、Q—=1的状态定为触发器“0”状态；而把Q=1、Q—=0定为“1”状态。 JK触发器常被用来构成缓冲存储器、移位寄存器和计数器。图1-1左图为双下降沿JK触发器74LS112的外引线排列图。 JK触发器的工作原理如下：（１）S和R可将触发器置于额定状态1或0；之后应保持在高电平1。（２）S＝R＝１时，Ａ、当J=K=0时，在CP脉冲的作用下触发器保持原状态，即Qn+1=Qn； B、当J=0，K=1时，在CP脉冲的作用下，触发器置“0”，即Qn+1=0； C、当J=1，K=0时，在CP脉冲的作用下，触发器置“1”，即Qn+1=1；

编码器和译码器实验报告

译码器、编码器及其应用一、实验目的 (1) 掌握中规模集成译码器的逻辑功能和使用方法； (2) 熟悉掌握集成译码器和编码器的应用； (3) 掌握集成译码器的扩展方法。二、实验设备数字电路实验箱，74LS20，74LS138。三、实验内容 (1) 74LS138译码器逻辑功能的测试。将74LS138输出??接数字实验箱LED 管，地址输入接实验箱开关，使能端接固定电平（或GND）。电路图如Figure 1所示： Figure 2 ??????????????时，任意拨动开关，观察LED显示状态，记录观察结果。 ??????????????时，按二进制顺序拨动开关，观察LED显示状态，并与功能表对照，记录观察结果。用Multisim进行仿真，电路如Figure 3所示。将结果与上面实验结果对照。

Figure 4 (2) 利用3-8译码器74LS138和与非门74LS20实现函数： ?? 四输入与非门74LS20的管脚图如下：对函数表达式进行化简： ?? ?? A ? ??????????? ???? 按Figure 5所示的电路连接。并用Multisim进行仿真，将结果对比。 Figure 6

(3) 用两片74LS138组成4-16线译码器。因为要用两片3-8实现4-16译码器，输出端子数目刚好够用。而输入端只有 A、、三个，故要另用使能端进行片选使两片138译码器进行分时工作。而实验台上的小灯泡不够用，故只用一个灯泡，而用连接灯泡的导线测试?，在各端子上移动即可。在multisim中仿真电路连接如Figure 7所示（实验台上的电路没有接下面的两个8灯LED）： Figure 8 四、实验结果 (1) 74LS138译码器逻辑功能的测试。当输入 A时，应该是输出低电平，故应该第一个小灯亮。实际用实验台测试时，LE0灯显示如Figure 9所示。当输入 A时，应该是输出低电平，故理论上应该第二个小灯亮。实际用实验台测试时，LE0灯显示如Figure 6所示。 Figure 10

实验九-可逆计数器的功能测试及应用电路

实验九可逆计数器的功能测试及应用电路实验目的：（1）掌握可逆计数器74LS191、74LS191、74LS192、74LS193的逻辑功能及使用方法。（2）熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。实验仪器与器件：实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。 74LS191、74LS191、74LS191或74HC48、74LS00和74LS04。实验内容： 1测试74LS190和74LS191的逻辑功能，并用数码管显示，验证是否与表2-9-4一致，分别画出各单元的电路图，写出各自的状态实验原理：单时钟74LS191二进制同步加/减计数器的功能表如下：表2-9-4 单时钟74LS191二进制同步加/减计数器的功能表单时钟74LS191二进制同步加/减计数器是十进制的，其他功能与74LS191一样。它的有效状态为0000~1001. 实验电路：如图所示是减计数时当计数器的状态变为0时的电路状态：RCO=0，MAX/=1； MIN

实验现象与结果：该结果是当CTEN =0，D L =1，D U /=1时，A B C D Q Q Q Q 的波形图；该结果是当CTEN =0，D L =1，D U /=1时， RCO 与MIN MAX /的波形图

需要说明的是：当CTEN= D L=1时，电路保持原来的状态。 2测试74LS192和74LS193的逻辑功能，并用数码管显示，验证是否与表2-9-3及2-9-5一致。画出测试电路图。实验原理：双时钟74LS192同步十进制可逆计数器的功能表如下表所示，74LS192是十进制计数器。表2-9-3双时钟74LS192同步十进制可逆计数器的功能表输入输出工作状态 U CP UP D CP DOW N CLR D L DCBA A B C D Q Q Q Q U TC D TC ＊＊H H ＊＊＊＊0000 H H 异步清零＊＊L L 1001 1001 H H 异步置数 H ↑L H ＊＊＊＊1001→ 0001→ 0000H H H L 减法计数 ↑H L H ＊＊＊＊0000→ 1000→ 1001H L H H 加法计数双时钟74LS193二进制同步加/减法计数器的功能表如下表所示，74LS193是一个十六进制的计数器。

MSI译码器逻辑功能测试

实验三验证性实验—— MSI 译码器逻辑功能测试一．实验目的 1. 掌握中规模 (MSI) 集成译码器的逻辑功能和使用方法； 2. 验证 3— 8 线译码器和七段显示译码器的逻辑功能； 3. 掌握数码管与译码器配合使用的方法；。二．实验原理译码器的作用是进行代码间的 “翻译”，将具有特定含义的二进制码进行辨别，并转换成控制信号。译码器可分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码变换译码器。 l ．变量译码器 (又称二进制译码器 )，用以表示输入变量的状态，如 2 线— 4 线、 3 线— 8 线和 4 线— 16 线译码器。若有 n 个输入变量，则有 2n 个不同的组合状态，就有 2n 个输出端供其使用。例如，有 3 个输入变量 (或称为地址端 )，那么就可以有 23=8 个不同的地址组合，分别为 000、001、010、011、100、101、110、111，可以控制 8 个输出端，而每一个输出所代表的函数对应于 n 个输入变量的最小项。 Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 16 15 14 13 12 11 10 9 V CC Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 74LS138 A 0 1 A 1 A 2 2 3 S 2 4 S 3 S 1 Y 7 GND 5 6 (b) 7 8 1 1 1 15 14 13 12 11 10 9 7 Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 74LS138 Y 6 Y 7 1 1 1 16 V CC S 1 S 2 S 3 A 0 A 1 A 2 A 0 1 A 1 A 2 2 3 S 1 8 GND 6 S 2 4 S 3 5 (a) 图 3-1 (c) 3—8 线译码器 74LS138 逻辑图及引脚排列以 3 线— 8 线译码器 74LSl38 为例，图 3-1(a)(b) (c) 分别为其逻辑图及引脚排列。其中 A 2、A 1、 A 0 为地址输入端，￣ Y 0 ~￣Y 7 为译码输出端， S 1、ˉS 2、ˉS 3 为使能端。表 3-1 为 74LSl38 功能表。当 S 1=1，ˉS 2+S ˉ3=0 时， 74LS138 工作，地址码所指定的输出端输出 0(被选中 )，其它输出端均输出 1(未被选中 )。当 S 1=0；ˉS 2+ˉS 3 =×（注：“×”即不论是什么逻辑值的意思。）；或 S 1=×，ˉS 2+ˉS 3=1 时，译码器被禁止，所有输出同时为 l 。表 3-1 输 S 1 S ˉ2+ ˉS 3 入 A 2 A 1 A 0 Y 0 Y 1 Y 2 输 Y 3 出 Y 4 Y 5 Y 6 Y 7

实验十一同步计数器的逻辑功能测试及应用上课讲义

实验十一同步计数器的逻辑功能测试及应用

实验十一计数器74LS161的逻辑功能测试及应用一、实验目的 1、熟悉集成计数器触的逻辑功能和各控制端作用。 2、掌握集成计数器逻辑功能测试方法。 3、掌握计数器使用方法。二、实验设备与器件 1、实验设备：DLBS系列数字逻辑实验箱1个，MF47型万用表１台。 2、实验器件：74LS161集成同步计数器×2片，四二输入与非门74LS00×1块。三、实训器件说明 1、 74LS161集成同步计数器 74LS161是一种同步四位二进制同步加法计数器，计数范围是0～15，具有异步清零、同步置数、保持和二进制加法计数等逻辑功能。图11.1所示为74LS161的管脚图和逻辑功能示意图。图中CR端是异步清零控制端，当CR=0时，输出Q3Q2Q1Qo全为零，实现异步清除功能。LD是同步置数控制端，当CR=1，LD=0，且CP=CP↑时，输出Q3Q2Q1Qo=D3D2D1Do,实现同步预置数功能。CTP和CTT是计数控制端，CP是上升沿有效的时钟脉冲输入端，D0～D3是并行数据输入端，Q0～Q3是计数输出端，CO是进位输出端，且进位输出信号CO=CTt=Q3Q2Q1Qo ，它可以用来实现电路的级联扩展。

74LS161的逻辑功能如表6.9所示。表中各控制输入端按优先级从高到低的次序排列，依次为CR、LD、CTp和CTt，其中CR优先级最高。计数输出Q3为最高位，Qo 为最低位。表6.9 74LS161的逻辑功能表由表6.9可知，74LS161具有以下逻辑功能：（1）异步清零。当CR=0时，计数器清零，与CP脉冲无关，所以称为异步清零。（2）同步置数。当CR=1，LD=0 ，CP脉冲上升沿到来时，并行输入数据D3—Do被置入计数器，计数器输出为D3D2D1Do 。由于置数发生在脉冲CP上升沿时段，故称为同步置数。（3）保持功能。当CR=LD=1，且CTp?CTt=0时，输出Q3Q2Q1Qo=Q3Q2Q1Qo。保持不变。（4）计数功能。当CR=LD=CTp=CTt=1时，且CP=CP↑时，计数器处于计数状态才开始加法计数，实现计数功能。随着CP脉冲上升沿的到来，计数器对CP脉冲进行二进制加法计数，每来一个CP脉冲，计数值加“1”。当计数值达到15 时，进位输出CO为“1”。 2、由74LS161同步计数器构成任意（N）进制计数器方法（1）直接清零法直接清零法是利用芯片的复位端CR和与非门，将N所对应的输出二进制代码中等于“1”的输出端，通过与非门反馈到集成芯片的复位端CR，使输出回零。

实验45验证性实验——计数器逻辑功能测试.docx

实验 45 验证性实验——计数器逻辑功能测试一．实验目的 1．验证用触发器构成的计数器计数原理； 2．掌握测试中规模集成计数器功能的方法； 3. 学习和掌握用中规模集成计数器接成任意进制计数器的方法；二．实验原理 Q 0 Q 1 Q 2 Q 3 R d R d Q R d Q R d Q R d Q CP 0 CP 1 CP 2 CP 3 C1 Q C1 Q C1 C1 1D 1D Q Q 1D 1D FF0 FF1 FF2 FF3 图 45-1 4 位二进制异步递增加法计数器计数器种类很多，有同步计数器和异步计数器两大类。计数器中所触发器状态的变化都在同一时钟操作下同时发生的称为同步计数器，而在异步计数器中，触发器状态的变化则不是同时发生的。根据计数制的不同，又分为二进制计数器，十进制计数器和任意进制计数器。根据对脉冲个数进行增减运算的作用，又分为递增加法、递减减法计数器和可逆计数器。还有可预置数和可编程序功能计数器等。目前，不管是 TTL 还是 CMOS 集成电路，都有品种较齐全的中规模集成计数器。 l ．用 D 触发器构成的异步二进制加／减计数器用 4 只 D 触发器按图 45-1 所示连接起来可构成 4 位二进制异步加法计数器。由图知，每只 D 触发器是接成 T ’触发器的形式，时钟脉冲只作用在第一个 D 触发器 FF0 的 CP 输入端，每输入一个计数脉冲， FF 0 就翻转一次。由于 D 触发器是上升沿触发，当 Q 0 由 1 变 0、 Q 0 由 0 变 1 时， FF 1 翻转；当 Q 1 由 1 变 0、 Q 1 由 0 变 1 时， FF 2 翻转，依此类推，可分析出本电路是一个 4 位二进制加法计数器。由于 4 个 D 触发器不是同时工作，所以是异步计数器。分析其工作过程，可得出其状态图和时序图如图 45-2 和图 45-3 所示。若将图 45-1 所示稍加改动，断开 Q 与下一级 CP 的连接 (仍保留 Q 端与本级 1D 端的相连， )，将低位触发器的 Q 端与高一位的 CP 端相连接，即构成了一个 4 位二进制减法计数器，工作原理读者自行分析。 16 15 14 13 12 11 10 9 Q 3Q 2Q 1Q V DD D 0 CR BO C O LD D 2 D 3 CD40192 0000 0001 0010 0011 0100 0101 0110 0111 D 1 Q 1 Q 0 CP D CP U Q 2 Q 3 V SS 1 2 3 4 5 6 7 8 (a)CD40192 引脚图 1111 1110 1101 1100 1011 1010 1001 1000 D 0 图 45-2 图 45-1 所示电路的状态图 Q 0 D 1 Q 1 CP D 2 D 3 Q 2 Q 0 Q 3 CP U CP D Q 1 CR C O Q 2

字段译码器逻辑功能测试及应用

实验五字段译码器逻辑功能测试及应用一、实验目的 1.掌握七段译码驱动器74LS47逻辑功能。 2.掌握LED七段数码管的判别方法。 3.熟悉常用字段译码器的典型应用。二、实验仪器及材料 a) TDS-4数电实验箱、双踪示波器、数字万用表。 b) 参考元件：译码器74ls47一片、共阳数码管一个。. 三、实验原理 1、七段发光二极管(LED)数码管 LED数码管是目前最常用的数字显示器，图5-1(a)、(b)为共阴管和共阳管的电路，(c)为两种不同出线形式的引出脚功能图。一个LED数码管可用来显示一位0～9十进制数和一个小数点。小型数码管（0.5寸和0.36寸）每段发光二极管的正向压降，随显示光（通常为红、绿、黄、橙色）的颜色不同略有差别，通常约为2～2.5V，每个发光二极管的点亮电流在5～10mA。LED数码管要显示BCD码所表示的十进制数字就需要有一个专门的译码器，该译码器不但要完成译码功能，还要有相当的驱动能力。 (a) 共阴连接（“1”电平驱动） (b) 共阳连接（“0”电平驱动） (c) 符号及引脚功能图 5-1 LED数码管 2、BCD码七段译码驱动器此类译码器型号有74LS47（共阳），74LS48（共阴），CC4511（共阴）等，本实验系采用74LS47／七段译码／驱动器。驱动共阳极LED数码管。图 5-2为74LS47引脚排列

图5-2 74LS47引脚排其中A、B、C、D—BCD码输入端。 a、b、c、d、e、f、g—译码输出端，输出“0”有效，用来驱动共阳极LED数码管。 BI：消隐输入端，BI＝“0”时，译码输出全为“1”； LT：测试输入端，BI＝“1”,LT＝“0”时，译码输出全为“0”；：当BI =LT=1,=0时，输入DCBA为0000，译码输出全为“1”。而DCBA为其它各种组合时，正常显示。它主要用来熄灭无效的前零和后零。表5-1 输入输出 LT D C B A a b c d e f g 字形××0 ×××× 1 1 1 1 1 1 1 消隐×0 1××××0 0 0 0 0 0 0 1 1 1 0 0 0 0 000000 1 × 1 1 0 0 0 1 1 001111 × 1 1 0 0 1 0 0 0 1 0 0 1 0 × 1 1 0 0 1 1 0000110 × 1 1 0 1 0 0 1 001100 × 1 1 0 1 0 1 0 1 0 0 1 0 0 × 1 1 0 1 1 0 110 0 0 0 0 × 1 1 0 1 1 1 0 0 0 1111 × 1 1 1 0 0 0 0 0 0 0 0 0 0 × 1 1 1 0 0 1 0001100 × 1 1 1 0 1 0 1110 0 10 × 1 1 1 0 1 1 110 0 110 × 1 1 1 1 0 0 10 1110 0 × 1 1 1 1 0 1 0 110 10 0 × 1 1 1 1 1 0 1110 0 0 0 × 1 1 1 1 1 1 1111111消隐 0 1 0 00001111111灭零 :当本位的“0”熄灭时，=0,在多位显示系统中，它与下一位的相连，通知下位如果是零也可熄灭。四、实验内容 1.集成七段显示译码器的功能测试。

实验十一-同步计数器的逻辑功能测试及应用

实验十一计数器74LS161的逻辑功能测试及应用一、实验目的 1、熟悉集成计数器触的逻辑功能和各控制端作用。 2、掌握集成计数器逻辑功能测试方法。 3、掌握计数器使用方法。二、实验设备与器件 1、实验设备：DLBS系列数字逻辑实验箱1个，MF47型万用表１台。 2、实验器件：74LS161集成同步计数器×2片，四二输入与非门74LS00×1块。三、实训器件说明 1、 74LS161集成同步计数器 74LS161是一种同步四位二进制同步加法计数器，计数范围是0～15，具有异步清零、同步置数、保持和二进制加法计数等逻辑功能。图11.1所示为74LS161的管脚图和逻辑功能示意图。图中CR端是异步清零控制端，当CR=0时，输出Q3Q2Q1Qo全为零，实现异步清除功能。LD是同步置数控制端，当CR=1，LD=0，且CP=CP↑时，输出 Q3Q2Q1Qo=D3D2D1Do,实现同步预置数功能。CTP和CTT是计数控制端，CP是上升沿有效的时钟脉冲输入端，D0～D3是并行数据输入端，Q0～Q3是计数输出端，CO是进位输出端，且进位输出信号CO=CTt=Q3Q2Q1Qo ，它可以用来实现电路的级联扩展。 74LS161的逻辑功能如表6.9所示。表中各控制输入端按优先级从高到低的次序排列，依次为CR、LD、CTp和CTt，其中CR优先级最高。计数输出Q3为最高位，Qo为最低位。输入输出 CR LD CTp CTt CP D3 D2 D1 Do Q3 Q2 Q1 Qo 0 ××××××××0 0 0 0 1 0 ××↑D3 D 2 D1 D0 D 3 D2 D1 D0 1 1 0 ××××××保持 1 1 ×0 ×××××保持 1 1 1 1 ↑××××二进制加法计数

实验三译码器及其应用、数据选择器及其应用

实验三译码器及其应用、数据选择器及其应用一、实验目的 1 ?掌握采用中规模集成器件进行组合逻辑电路设计、电路连接及测试的方法. 2 ?用实验验证所设计电路的逻辑功能. 二、实验设备与器件 1.电子学实验装置 2.集成块74LS20、74LS00、74LS138、74LS151、74LS153。三、实验原理中规模集成器件多数是专用的功能器件，具有某种特定的逻辑功能，采用这些功能器件实现组合逻辑函数，基本方法是采用逻辑函数对比法. 中规模集成器件多数都带有控制端（片选端），例如译码器74LS138有三个附加控制端S B、S C和S A,当S A=1、 S B= S C =0时，译码器才被选通工作，否则，译码器被禁止，所有的输出端被封锁在高电平?利用片选可将多片连接起来以扩展译码器的功能. 在一般情况下，使用译码器和附加的门电路实现多输出逻辑函数较方便，使用数据选择器实现单输出逻辑函数较方便，当逻辑函数输出为输入变量相加时，则采用全加器实现较为方便. 1 ?译码器一个n变量的译码器的输出包含了n变量的所有最小项.例如3线/8线译码器（74LS138）的8个输出包含了3个变量的全部最小项的译码?参见模拟电子技术基础教材中3线/8线译码器功能表. 用n变量译码器加上输出与非门电路，就能获得任何形式的输入变量不大于n的组合逻辑电路. 2 ?数据选择器一个n个地址端的数据选择器, 具有2n个数据选择的功能.例如，数据选择器74LS151, n=3，可完成八选一的功能?参见附录中八选一数据选择器（74LS151）的真值表.由真值表可写出：丫A2AA0D0 A2AA0D1A 2 Al A o D 2 A? A1A0D 3 A2A A0D 4 A2A A0D 5 A2 A A) A2AA0D7 数据选择器又称多路开关，其功能是把多路并行传输数据选通一路送到输出线上. 四、实验内容 1 ?三输入变量译码器功能测试地址输入端AA1A0是一组三位二进制代码，其中A权最高，A o权最低，按实验电路图3-1接线，将实验结果填入

实验九可逆计数器的功能测试及应用电路

实验现象与结果：该结果是当CTEN =0，D L =1，D U /=1时，A B C D Q Q Q Q 的波形图；该结果是当CTEN =0，D L =1，D U /=1时， RCO 与MIN MAX /的波形图

数字电子线路实验报告_译码器及其应用

数电实验报告实验三译码器及其应用一、实验目的 1、掌握译码器的测试方法。 2、了解中规模集成译码器的功能，管脚分布，掌握其逻辑功能。 3、掌握用译码器构成组合电路的方法。 4、学习译码器的扩展。二、实验仪器 1、数字逻辑电路实验板 1块 2、74HC138 3-8线译码器 2片 3、74HC20 双4输入与非门 1片三、实验原理 1、中规模集成译码器74HC138 74HC138是集成3线－8线译码器，在数字系统中应用比较广泛。图3－1是其引脚排列。其中 A2 、A1 、A0 为地址输入端， 0Y～ 7Y为译码输出端，S1、2S、3S为使能端。74HC138真值表如下： 74HC138引脚图为：

74HC138工作原理为：当S1=1，S2+S3=0时，电路完成译码功能，输出低电平有效。其中： 2、译码器应用因为74HC138 三-八线译码器的输出包括了三变量数字信号的全部八种组合，每一个输出端表示一个最小项，因此可以利用八条输出线组合构成三变量的任意组合电路。四、实验内容 1、译码器74HC138 逻辑功能测试（1）控制端功能测试测试电路如图：

按上表所示条件输入开关状态。观察并记录译码器输出状态。 LED指示灯亮为0，灯不亮为1。（2）逻辑功能测试将译码器使能端S1、2S、3S及地址端A2、A1、A0 分别接至逻辑电平开关输出口，八个输出端Y7 Y0依次连接在逻辑电平显示器的八个输入口上，拨动逻辑电平开关，按下表逐项测试74HC138的逻辑功能。 2、用74HC138实现逻辑函数 Y=AB+BC+CA 如果设A2=A，A1=B，A0=C，则函数Y的逻辑图如上所示。用74HC138和74HC20各一块在实验箱上连接下图线路。并将测试结果下面的记录表中。

译码器功能的测试及应用

青岛理工大学实验报告专业班级：建电183 学号：姓名：实验课程：数字电子技术基础指导教师：报告成绩：项目名称：译码器功能的测试及应用批阅教师：实验（网课）时间：2020年5月10日交报告时间：2020年5月17日一．实验目的、原理及方法（把纸质版拍照图贴在这，设置图片为“浮于文字上方”，将图片拖拽、拖拉至合适的大小和位置。可以覆盖括号内的文字）（自然班班长按照实验项目收齐本班学生电子版实验报告后，将所有电子版压缩成一个压缩包文件，命名方式为：“专业班级+实验项目.rar”，如“自动化181+实验项目.rar”,图片可覆盖该括号内的文字。）

二．实验步骤及注意事项/三．实验仪器、用具及材料（把图贴在这，设置图片为“浮于文字上方”，将图片拖拉，拖拽至合适的大小和位置。可以覆盖括号内的文字）（自然班班长按照实验项目收齐本班学生电子版实验报告后，将所有电子版压缩成一个压缩包文件，命名方式为：“专业班级+实验项目.rar”，如“自动化181+实验项目.rar”,图片可覆盖该括号内的文字。）

四．数据记录及处理（含实验数据表格及相对应曲线图）（把图贴在这，设置图片为“浮于文字上方”，将图片拖拉，拖拽至合适的大小和位置。可以覆盖括号内的文字）（自然班班长按照实验项目收齐本班学生电子版实验报告后，将所有电子版压缩成一个压缩包文件，命名方式为：“专业班级+实验项目.rar”，如“自动化181+实验项目.rar”,图片可覆盖该括号内的文字。）

五．结果分析讨论（把图贴在这，设置图片为“浮于文字上方”，将图片拖拉，拖拽至合适的大小和位置。可以覆盖括号内的文字）（自然班班长按照实验项目收齐本班学生电子版实验报告后，将所有电子版压缩成一个压缩包文件，命名方式为：“专业班级+实验项目.rar”，如“自动化181+实验项目.rar”,图片可覆盖该括号内的文字。）

十三计数器逻辑功能测试及应用-Read

实验十三计数器逻辑功能测试及应用（二）一、实验目的： 1、掌握中规模集成计数器的使用及功能测试方法 2、学会构成N进制计数器的方法二、实验原理： 74LS161是4位同步二进制加法计数器。具有异步清零、同步并行置数、同步二进制加法计数、保持的功能。利用反馈归零法或反馈置数法可以使74LS161实现N进制计数器。反馈归零法就是利用计数器清零作用，截取计数过程中的某一个中间状态控制清零端，使计数器由此状态返回到零重新开始计数。而反馈置数法就是利用具有置数功能的计数器（如74LS161），截取其中一计数中间状态反馈到置数端，而将数据输入端D3 D2 D1 D0全部接0，就会使计数器的状态在0000到这一中间状态之间循环，这种方法类似于反馈归零法。另一种方法是利用计数器到达1111这个状态时产生进位信号，将进位信号反馈到置数端，而数据输入端D3 D2 D1 D0置成某一最小数d3 d2 d1 d0，则计数器就可重新从这一最小数开始计数，整个计数器将在d3 d2 d1 d0—1111等N个状态下循环。这些方法的关键是要弄清楚计数器是同步清零（置数）还是异步清零（置数）,如果是同步的实现N进制计数器时要反馈N—1项，异步的要反馈N项。74LS161引脚排列如图11－１所示。图11—1 74LS161引脚排列图图11－2 74LS192的引脚排列图三、实验仪器及器材：实验仪器设备：DGJ—2型电工技术实验装置（D71—2数电实验挂箱）集成块：74LS161 74LS160 74LS192 74LS04 74LS00 四、实验内容与步骤： 1、测试74LS161同步二进制加法计数器的逻辑功能计数脉冲由单次脉冲源提供，清零端、置数控制端、工作状态控制端CT P CT T、并行数据输入端D 3—D0分别接逻辑电平开关，进位信号输出端、计数器状态输出端Q3—Q0均接逻辑电平显示。按如下逐项测试并判断该集成块的功能是否正常。（1）异步清零功能：当=0时，这时Q3Q2Q1Q0=0000，计数器清零。其它输入信号都不起作用，与CP无关，故称为异步清零。（2）同步并行置数功能：当=1，=0时，在CP上升沿操作下，并行输入数据d3 d2 d1 d0置入计数器。（3）同步二进制加法计数功能：当=1，若C TP=C TT=1，则计数器对CP信号按照8421码进行加法计数。（4）保持功能：当时，若CT P·CT T=0，则计数器将保持原来状态不变。对于进位输出信

实验4译码器及其应用

实验五译码器及其应用一、实验目的 1、掌握中规模集成译码器的逻辑功能和使用方法 2、熟悉数码管的使用二、实验设备与器件 1 、+ 5V 直流电源 2 3 、逻辑电平显示器 4 5 、译码显示器 6 三、实验内容 1、74LS138译码器逻辑功能测试将译码器使能端 S 、S 2、S 3及地址端A 2、A 1、A 分别接至逻辑电平开关输出口，八个输出端Y 7 Y 0依次连接在逻辑电平显示器的八个输入口上，拨动逻辑电平开关，按表 6- 1逐项测试74LS138的逻辑功能。图6- 1（a ）、（b ）分别为其逻辑图及引脚排列。其中A 2、A 、A o 为地址输入端， Y o ?丫7为译码输出端， Si 、S 2、S 3为使能端。表输入输出 s S 2 + S 3 A A 1 A Y 0 Y 1 Y 2 Y 3 Y 4 Y Y 6 Y 7 当S = 1, S 2 + S 3 = 0时，器件正常工作, 地址码所指定的输出端有信号（为 0）输出, 其它所有输出端均无信号（全为 1）输出。当 S = o , S 2 + S 3 = X 时，或 S 1 = X , S 2 + S 3 = 1时，译码器被禁止，所有输出同时为 1 。 1 图6 - 1 3 - 8线译码器 (b) ho As 74LS138 Aa V GG Yo Al Y L A J ￥2 Y J Y I : Y= Yft Si GND J 5 工1377一0一逻辑图及引脚排列、逻辑电平开关、拨码开关组、74LS138 X2 CC4511

2= ABC ABC ABC + ABC 图6- 2 作数据分配器图6-3实现逻辑函数