IC工艺和版图设计习题集部分有答案
IC工艺习题
第一章外延思考题1.外延是___________________________________________________________________。
2.名词解释:同质结外延,异质结外延正外延,反外延SOS，SOI结构软误差，3.埋层外延中的图形漂移与滑移原因及解决办法。
4.分析外延中的自掺杂效应,讨论解决办法。
5.分析外延中的可能产生的几种缺陷,讨论解决办法。
6.总结影响外延生长速率的几种因素,如何提高外延层质量。
7.根据两种硅气相外延的原理，比较两种硅气相外延的特点。
8.外延技术在双极及MOS电路的主要用途第五章CVD(化学气相淀积)10028.化学气相淀积SiO2与热生长SiO2相比较，下面哪些说法是正确的：（）1．C VD SiO2，衬底硅不参加反应。
2. CVD SiO2，衬底硅参加反应。
3. CVD SiO2，温度高。
4. CVD SiO2，温度低。
A．1, 3 B. 1, 4 C. 2 ,4 D. 2, 310030.化学气相淀积SiO2与热生长SiO2相比较，下面哪些说法是正确的：（）1.热生长SiO2只能在Si衬底上生长。
2. CVD SiO2可以淀积在硅衬底上，也可以淀积在金属、陶瓷、及其它半导体材料上。
3. CVD SiO2，衬底硅不参加反应。
4. CVD SiO2，温度低。
A.1,2B. 2,4C.1,4D.1，2，4E. 1,2,3,410031.SiN4薄膜在集成电路中的应用主要有：A．钝化膜 B. 选择氧化C. 电容介质由于氮化硅氧化速率极低，因此被用作（）的掩蔽膜。
10032.SiN4薄膜在集成电路中的应用主要有：A．钝化膜 B. 选择氧化C. 电容介质由于水和钠离子在氮化硅膜中扩散系数很小，所以常被用作（）10033.SiN4薄膜在集成电路中的应用主要有：A．钝化膜 B. 选择氧化C. 电容介质由于氮化硅膜介电常数大，所以被用作（）10034.LPCVD淀积过程中主要控制参数有：（）1．压力 2. 温度 3. 温度梯度4．反应气体浓度 5. 反应气体比例A．1、2 B. 1、2、4 C. 2、3、4 D. 1、2、3、4、510035.以下反应方程式不属于LPCVD淀积Si3N4的是：（）A. 3SiH4+4NH3Si3N4+12H2B. 3SiH2Cl2+4NH3 Si3N4+6HCl+6H2C. 3SiCl4+4NH3Si3N4 +12HClD. 3 SiH4+2N2 Si3N4+6H210036.LPCVD淀积多晶硅常用温度为600-650℃，采用热分解法，反应方程式为：（）A．SiCl4Si+2Cl2 B. SiH4Si+2H2C. Si3N4 3Si+2N2D. SiH2Cl2Si+Cl2+H210037.LPCVD淀积过程中气相淀积，P型常用（）A. PH3 B. AsH3 C. B2H6 10038.LPCVD与APCVD相比，哪个均匀性好（）A．LPCVD B. APCVD 10039.LPCVD与APCVD相比，哪个投片量大（）A．LPCVD B. APCVD 10040.LPCVD与APCVD相比，哪个成本低（）A．LPCVD B. APCVD10041.LPCVD与APCVD相比，哪个温度低（）A．LPCVD B. APCVD10042.PECVD淀积氮化硅反应方程式为：（）1．SiH4+NH3SiNH+3H2 2. 3SiH4+4NH3Si3N4+12H23. 3 SiH4+2N2 Si3N4+6H24. SiH4+N2 2SiNH+3H2A. 2,3B. 1C. 1,4 D 210043.PECVD淀积氮化硅薄膜的性质与具体条件关系密切，许多参量都会影响其性质，如：（） 1. 工作频率2. 功率 3. 压力 4. 温度A. 3, 4 B. 2,3,4 C 1,3,4 D. 1,2,3,410044.PECVD淀积氮化硅薄膜的性质与具体条件关系密切，许多参量都会影响其性质，如：（）1. 反应气体压力2. 反应器几何形状3. 电极空间4. 电极材料5. 抽速A. 1,2B. 2,3,4 C 1,2,3,4 D. 1,2,3,4,5填空题20032.在LPCVD中，由于h G>>k S,即质量转移系数远大于表面反应速率常数，所以，LPCVD 系统中，淀积过程主要是质量转移控制_______（对/错）20033.在LPCVD中，由于h G>>k S,即质量转移系数远大于表面反应速率常数，所以，LPCVD 系统中，淀积过程主要是表面反应速率控制_______（对/错）20034.LPCVD淀积多晶硅，其掺杂方法有三种：CVD法、_____法和离子注入法。
IC工艺原理习题
第一章外延思考题1.外延是___________________________________________________________________。
2.名词解释:同质结外延,异质结外延正外延,反外延SOS，SOI结构软误差，3.埋层外延中的图形漂移与滑移原因及解决办法。
4.分析外延中的自掺杂效应,讨论解决办法。
5.分析外延中的可能产生的几种缺陷,讨论解决办法。
6.总结影响外延生长速率的几种因素,如何提高外延层质量。
7.根据两种硅气相外延的原理，比较两种硅气相外延的特点。
8.外延技术在双极及MOS电路的主要用途第二章氧化工艺10001. 根据硅和二氧化硅的密度和分子量，说明生长厚度为x0的氧化层，计算要消耗厚度为___ x0的硅层，二氧化硅的密度用2.27g/cm3,硅的密度用2.33g/cm3，硅的原子量为28，氧的原子量为16。
选择题10002. 氧化层厚度和氧化时间的关系式为x0=A tA B21412++-⎛⎝⎫⎭⎪τ/，请化简，当氧化时间很短时，即()BAt4/2<<+τ, 则X0=_____A.BAt()+τ B. B t()+τ C.2BAt()+τ D.2B t()+τ10004 .氧化层厚度和氧化时间的关系式为X0=A tA B21412++-⎛⎝⎫⎭⎪τ/，当氧化时间很短时，即()BAt4/2<<+τ，它属于（）A. 表面反应控制B. 扩散控制10006在温度相同的情况下，制备相同厚度的氧化层，分别用干氧，湿氧和水汽氧化，哪个需要的时间最长？（）A.干氧B.湿氧C.水汽氧化10008. 二氧化硅膜能有效的对扩散杂质起掩蔽作用的基本条件有哪些______1．杂质在硅中的扩散系数大于在二氧化硅中的扩散系数2．杂质在硅中的扩散系数小于在二氧化硅中的扩散系数3．二氧化硅的厚度大于杂质在二氧化硅中的扩散深度4．二氧化硅的厚度小于杂质在二氧化硅中的扩散深度A．2,4 B.1,3 C.1,4 D.2,310010. 半导体器件生产中所制备的二氧化硅薄膜属于（）A．结晶形二氧化硅 B. 无定形二氧化硅10011. 二氧化硅薄膜在半导体器件生产上的应用有：（）1．对杂质的掩蔽作用2．对器件表面的保护和钝化作用3．用于器件的电绝缘和电隔离4．作为电容器的介质材料5．作为MOS场效应晶体管的绝缘栅材料A．1,2 B. 1,2,3 C. 1,2,4,5 D.1,2,3,4,510012. 扩散系数与下列哪些因素一定成增函数关系（）1杂质的浓度梯度 2 温度3 扩散过程的激活能4 杂质的迁移率 A. 1,2 B. 2,3 C. 2,4 D.1,410013. 硅平面制造工艺的硼、磷扩散都属于_____ A. 代位式扩散 B.间隙式扩散填空题:20001. 在硅-二氧化硅系统中存在______电荷、可动电荷、界面态电荷和氧化层陷阱电荷。
集成电路版图设计习题答案第八章MOS场效应晶体管
集成电路版图设计习题答案第8章 MOS场效应晶体管【习题答案】1．请画出MOS晶体管的结构示意图。
答：2．请简述MOS晶体管各个版图层的作用。
●答：阱层（Well）：阱层定义在衬底上制备阱的区域。
NMOS管制备在P型衬底上，PMOS管制备在N型衬底上。
一块原始的半导体材料，掺入的杂质类型只能有一种，即该衬底不是N型就是P型。
如果不对衬底进行加工处理的话，该衬底只能制备一种MOS晶体管。
CMOS集成电路是把NMOS晶体管和PMOS晶体管制备在同一个硅片衬底上，为了能够制造CMOS集成电路，需要对衬底进行处理，利用掺杂工艺在衬底上形成一个区域，该区域的掺杂类型和衬底的掺杂类型相反，这个区域就称为阱。
●有源区层（Active）：有源区层的作用是在衬底上定义制作有源区的区域，该区域包括源区、漏区和沟道。
在衬底上淀积厚氧化层，利用光刻和刻蚀工艺在衬底上开窗口并把厚氧化层除去就可形成有源区，有源区之外的区域是场区。
显然，MOS管必须而且只能制备在有源区内。
●多晶硅层（Poly）：多晶硅层的作用是定义制作多晶硅材料的区域。
最早的MOS集成电路制造工艺只能制备一层多晶硅，而现在已经有能够制备两层多晶硅的工艺了。
对于双层多晶硅工艺，第一层多晶硅主要用来制作栅极、导线和多晶硅—多晶硅电容的下极板，第二层多晶硅主要用来制作多晶硅电阻和多晶硅－多晶硅电容的上极板。
双层多晶硅工艺具有多晶硅1和多晶硅2这两个版图层。
●P+注入层和N+注入层（P+implant和N+ implant）：P+注入层定义注入P+杂质离子的区域，而N+注入层定义注入N+杂质离子的区域。
由于NMOS晶体管和PMOS晶体管的结构相同，只是源漏区的掺杂类型相反。
同时，有源区层只是定义了源区、漏区和沟道的区域，却没有说明源区和漏区的掺杂类型。
P+注入层和N+注入层说明了注入杂质的类型，也就是说明了有源区的导电类型，实现了NMOS晶体管和PMOS晶体管的区分。
ic_设计_智力测试题(3篇)
第1篇引言：集成电路（IC）设计是一项复杂而精细的工作，要求设计者具备深厚的理论知识、丰富的实践经验以及出色的逻辑思维能力。
为了帮助您了解自己在IC设计领域的智力水平，我们特别设计了以下智力测试题。
请您认真作答，完成后可对自己的设计能力有一个初步的认识。
第一部分：基础知识1. 选择题- 下列哪个选项不是IC设计中所使用的制造工艺？A. CMOSB. TTLC. ECLD. LED2. 填空题- 在IC设计中，版图（Layout）是电路的__________，而原理图（Schematic）则是电路的__________。
3. 简答题- 简述CMOS工艺的基本原理。
第二部分：逻辑分析与设计1. 选择题- 下列哪个电路可以实现逻辑与功能？A. OR门B. AND门C. NOT门D. XOR门- 在组合逻辑电路中，如果某一输入变量经过不同途径传输后，到达电路中某一汇合点的时间有先有后，这种现象称为__________。
3. 简答题- 解释竞争与冒险现象，并说明如何消除它们。
第三部分：版图设计1. 选择题- 下列哪个工具常用于IC版图设计？A. Altium DesignerB. CadenceC. OrCADD. Pro/ENGINEER2. 填空题- 在版图设计中，为了防止寄生效应，通常需要将__________与__________保持一定的距离。
3. 简答题- 简述版图设计中的规则检查（DRC）和设计规则约束（DRC）。
第四部分：IC制造1. 选择题- 下列哪个步骤是IC制造过程中的关键步骤？A. 光刻B. 化学气相沉积C. 离子注入D. 刻蚀- 在IC制造中，__________是将电路图形转移到硅片上的关键步骤。
3. 简答题- 简述IC制造过程中可能遇到的问题及解决方法。
第五部分：模拟IC设计1. 选择题- 下列哪个电路属于模拟电路？A. 741运算放大器B. 555定时器C. 74LS00D. 74HC002. 填空题- 在模拟IC设计中，__________是放大信号的关键元件。
集成电路版图设计习题答案第九章集成电路版图设计实例
第9章集成电路版图设计实例【习题答案】1．版图设计关于数字地和模拟地的考虑事项是什么？答：一般的模拟集成电路中，通常既有数字信号又有模拟信号，数字信号和模拟信号之间容易发生干扰。
在版图设计过程中，还要考虑地噪声对电路的影响。
即在整体版图的设计中，需着重考虑电路噪声问题，按照尽量降低噪声的原则进行电路的整体布局。
首先，在总体版图的布局上，尽量将数字部分远离模拟部分，如果总体电路中模拟部分偏多，则在版图设计中将数字部分放在靠边的位置，而且把模拟部分中最容易被数字干扰的部分放到离数字部分最远的位置，同时在数字部分和模拟部分中间用接地的衬底接触来进行隔离，反之亦然。
其次，采用隔离环设计，对每个单元模块都用一层接地的衬底接触，一层接电源的N阱构成的隔离环来进行隔离。
对于整个模拟部分和数字也分别采用相同的隔离环隔离，数字电路的隔离环可以吸收数字电路的衬底噪声，从而可以减少通过衬底串扰到模拟电路的衬底噪声。
隔离环包的层数越多，理论上吸收衬底噪声效果越好。
但是要避免数字电路的p隔离环紧靠模拟电路的p型隔离环，因为在这种情况下数字地的噪声会串扰到模拟地。
从而使模拟地受到干扰。
最后，除了数字模块之外的其它单元模块尽量将距离缩短，这样一方面能尽量地减少互连线经过别的区域引入噪声，同时也能降低引线过长引起电压信号的衰减。
2．总结自己的版图设计技巧和经验。
3. 共质心MOS管设计时的注意事项是什么？答：低精度要求可采用一维共质心，高精度要求必须采用二维共质心。
共质心设计时需保证MO管的对称性和电流通路的对称性。
4. 静电保护的种类以及版图设计注意事项。
答：常用的二极管式的静电保护分为两种方式，一种是用MOS晶体管连接成二极管形式的静电保护，一种利用CMOS工艺中二极管的静电保护。
在MOS型静电保护版图设计中，主要考虑以下几点：●MOS管要分成多个管，叉指结构，以便形成多支路共同放电。
●因为放电瞬间流经MOS管的电流特别大，构成整个放电通路的任何导线的宽度一定要有足够保证，而且CMOS工艺对于每个接触孔能通过的电流密度还有要求，因此还要保证放电通路导线上孔的数目应尽量多。
IC版图设计期末考试题及答案
IC版图设计期末考试题及答案一、选择题（每题2分，共20分）1. 在IC版图设计中，以下哪个参数不是设计中需要考虑的？A. 电源电压B. 信号频率C. 芯片面积D. 芯片颜色2. 以下哪个不是版图设计中常用的布局技术？A. 标准单元布局B. 门阵列布局C. 混合信号布局D. 随机布局3. 在版图设计中，为了减少信号传输延迟，通常会采取以下哪种措施？A. 增加电源线宽度B. 增加地线宽度C. 减少信号线长度D. 增加信号线长度4. 在版图设计中，以下哪个因素会影响芯片的功耗？A. 芯片面积B. 芯片温度C. 芯片工作频率D. 芯片颜色5. 在版图设计中，为了提高芯片的可靠性，以下哪种措施是不必要的？A. 增加冗余电路B. 加强电源管理C. 减少信号线长度D. 增加芯片厚度6. 在版图设计中，以下哪个不是常用的布线技术？A. 曼哈顿布线B. 欧几里得布线C. 随机布线D. 45度角布线7. 在版图设计中，以下哪个因素会影响芯片的信号完整性？A. 电源电压B. 信号频率C. 信号线长度D. 芯片颜色8. 在版图设计中，以下哪个不是版图优化的目标？A. 减少芯片面积B. 减少功耗C. 提高信号传输速度D. 增加芯片重量9. 在版图设计中，以下哪个参数不是版图仿真中需要考虑的？A. 电源电压B. 信号频率C. 芯片温度D. 芯片颜色10. 在版图设计中，以下哪个不是版图验证的内容？A. 布局合理性B. 布线完整性C. 信号完整性D. 芯片颜色二、简答题（每题10分，共30分）1. 请简述IC版图设计中，电源管理的重要性及其实现方法。
2. 描述版图设计中信号完整性的基本概念，并解释如何通过版图设计来保证信号完整性。
3. 解释版图设计中冗余电路的作用，并举例说明如何应用冗余电路来提高芯片的可靠性。
三、计算题（每题25分，共50分）1. 假设有一个IC芯片，其工作频率为100MHz，信号线长度为5mm。
请计算在信号线上的传输延迟，并给出如何通过版图设计来减少这种延迟的方法。
IC笔试题大全(部分含答案)
EE笔试/面试题目集合分类--IC设计基础1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别。
（未知）答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点模拟电路1、基尔霍夫定理的内容是什么？（仕兰微电子）2、平板电容公式(C=εS/4πkd)。
（未知）3、最基本的如三极管曲线特性。
（未知）4、描述反馈电路的概念，列举他们的应用。
（仕兰微电子）5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。
（未知）8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。
（凹凸）9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。
（未知）10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。
（未知）11、画差放的两个输入管。
（凹凸）12、画出由运放构成加法、减法、微分、积分运算的电路原理图。
并画出一个晶体管级的运放电路。
（仕兰微电子）13、用运算放大器组成一个10倍的放大器。
芯片设计基础知识题库单选题100道及答案解析
芯片设计基础知识题库单选题100道及答案解析1. 芯片制造过程中，用于光刻的光源通常是（）A. 紫外线B. 红外线C. 可见光D. X 射线答案：A解析：芯片制造光刻过程中通常使用紫外线作为光源，因为其波长较短，能够实现更高的分辨率。
2. 以下哪种材料常用于芯片的绝缘层？（）A. 硅B. 二氧化硅C. 铝D. 铜答案：B解析：二氧化硅具有良好的绝缘性能，常用于芯片的绝缘层。
3. 在芯片设计中，CMOS 技术的主要优点是（）A. 低功耗B. 高速度C. 高集成度D. 低成本答案：A解析：CMOS 技术的主要优点是低功耗。
4. 芯片中的晶体管主要工作在（）A. 截止区和饱和区B. 截止区和放大区C. 饱和区和放大区D. 饱和区和线性区答案：A解析：芯片中的晶体管主要工作在截止区和饱和区。
5. 以下哪个是衡量芯片性能的重要指标？（）A. 功耗B. 面积C. 时钟频率D. 封装形式答案：C解析：时钟频率是衡量芯片性能的重要指标之一。
6. 芯片布线过程中，为了减少信号延迟，通常采用（）A. 长导线B. 短而宽的导线C. 细而长的导线D. 弯曲的导线答案：B解析：短而宽的导线电阻小，能减少信号延迟。
7. 下列哪种工艺可以提高芯片的集成度？（）A. 减小晶体管尺寸B. 增加芯片面积C. 降低工作电压D. 减少引脚数量答案：A解析：减小晶体管尺寸可以在相同面积上集成更多的晶体管，从而提高集成度。
8. 芯片设计中，逻辑综合的主要目的是（）A. 优化电路性能B. 生成门级网表C. 验证功能正确性D. 确定芯片布局答案：B解析：逻辑综合的主要目的是将高级描述转化为门级网表。
9. 以下哪种存储单元在芯片中速度最快？（）A. SRAMB. DRAMC. FlashD. EEPROM答案：A解析：SRAM 的速度通常比DRAM、Flash 和EEPROM 快。
10. 芯片测试中，功能测试的目的是（）A. 检测芯片的制造缺陷B. 验证芯片的功能是否符合设计要求C. 评估芯片的性能D. 确定芯片的可靠性答案：B解析：功能测试主要是验证芯片的功能是否符合设计要求。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
IC工艺及版图设计分类习题Ⅰ填空题1. 有一种称为0.13um 2P5M CMOS 单阱工艺, 它的特征线宽为 0.13um ，互连层共有 7层，其电路类型为 CMOS 。
2. 某种工艺称为0.35um Mixed Signal 2P4M Polycide3.3VProcess，请判断其特征尺寸为0.35um ，互连层共有 6 层，适合（适合或不适合）于设计模拟电路。
3. 请根据实际的制造过程排列如下各选项的顺序：a. 生成多晶硅b. 确定阱的位置和大小c. 定义扩散区，生成源漏区d. 确定有源区的位置和大小e. 确定接触孔位置正确的顺序为： bdace 。
4. N 阱 CMOS 工艺中，之所以要将衬底接 GND 、阱接到电源上，是因为阱和衬底构成的pn节反偏。
5. 版图验证主要包括三方面： LVS ， DRC ， ERC ; 完成该功能的 Cadence工具主要有（列举出两个）：DIV A ，DRACULA 。
6. 芯片使用0.01 cmΩi P 型衬底顶部的8um 厚的10 cmΩi P 型外延层制作，计算从芯片抽取25mA 电流需要 6.67×104 um2衬底接触面积。
假设最大允许的衬底去偏置为0.3V。
7.某种铜铝合金可以安全工作于5×1 05 A/ cm2的电流密度下。
如果金属层厚度为8000A o，则10um 宽的金属连线能承受 40 mA 的电流；当通过氧化台阶时，金属层厚度减小了50%，则该10um 宽的金属连线能承受 20 mA 电流。
8. CMOS 工艺中集成电路中的电阻主要有__电阻，扩散电阻，poly电阻_三种。
9.CMOS 工艺中某种材料工艺变化方块电阻偏差在２０％，假设特征尺寸为0.5um,工艺线宽控制维持在10%以内。
假设使用1um 的线宽来绘制电阻，电阻容差 25% 。
使用2um的线宽来绘制电阻，电阻容差 22.5% 。
Ⅱ选择题1. NMOS 器件的衬底是（B ）型半导体。
A、N 型B、P 型C、本征型D、耗尽型2. N 型半导体材料的迁移率比P 型半导体材料的迁移率（C ）。
A、相等B、小C、大3. 在0.13um 集成电路技术中，铜取代铝成为最主要的互连金属的主要原因是：（AD ）A、铜具有更高的导电率；B、铜具有更低的导电率；C、铜更容易刻蚀加工；D、铜具有更好的抵抗电迁移的能力。
4. 在ICFB 中完成一个完整的集成电路版图绘制，下列哪些文件是必需的 ( ABCD )A. Technology 文件B. DRC 文件C. LVS 文件D. Display 文件5. DRACULA 做layout 的DRC 检查后，应该打开那个文件来看错误信息？（C ）A 后缀名为drc 的文件。
B 后缀名为lvs 的文件。
C 后缀名为sum 的文件。
D 后缀名为com 的文件。
6. DRACULA 做layout 的LVS 检查后，应该打开那个文件来看错误信息？。
（ B ）A 后缀名为drc 的文件。
B 后缀名为lvs 的文件。
C 后缀名为sum 的文件。
D 后缀名为com 的文件。
7. 在layout 中给金属线加线名标注，即用lable 按schematic 的Pin 的要求对所要标注的金属线进行说明，通常对metal1 层加Pin 的标注是用下列层次中的哪一层？（B ）A m etel1 laye rB mt1txt layerC m etal2 laye rD m t2txt layer8. 在集成电路版图设计中，contact 层通常是用来做第一层金属层和下列那些层次的通孔层的？（答案不止一个）（ BC ）A m etal2B activeC poly1D nwell9. 在集成电路版图设计中，via1 层通常是用来做第一层金属层和下列那些层次的通孔层的？（A ）A metal2B activeC poly1D nwell10. 在集成电路版图设计中，如果想插入一个器件或单元，请问用哪个快捷键？（ C ）A aB cC iD k11. 在集成电路版图设计中，如果想把画过的尺子清除掉，请问用哪个快捷键？（ D ）A aB kC iD shif t k12. Cadence V irtuoso 中要建立一个新的layout library，并把它附属于一个已经存在的library时，除了要给一个新的library name ,还需要选择下列那些步骤？（B ）A Compile a new techfile。
B Attached to an existing techfile。
C Don’t need a techfile。
13.关于高宽长比MOS 管的版图，下列说法正确的是（ ABCD ）A. 高宽长比MOS 管通常采用Multi-finger 的方式绘制。
B. 高宽长比MOS 管采用Multi-finger 后其源/漏极的面积会减少。
C. 高宽长比MOS 管可以通过若干个小MOS 管的并联形式绘制。
D. 高宽长比MOS 管采用Multi-finger 后其栅极电阻会减小。
14.请问这是什么样的CMOS 器件？假设衬底为p 衬底。
（ A ）A. 是串联的nmos 管 B 是并联的nmos 管C. 是串联的pmos 管D. 是并联的pmos 管15. 请问这是什么样的CMOS 器件？假设衬底为p 衬底。
（ B ）A. 是串联的nmos 管 B 是并联的nmos 管C. 是串联的pmos 管D. 是并联的pmos 管16. 在一个一般的制程中，下列材料集成电阻，方块电阻（Sheet Resistance）最大的是（ B ）A. 扩散电阻B.阱电阻C.多晶硅电阻D. 铝层连线电阻17. 关于集成电路中的无源器件说法正确的是（ ABD ）A. 集成电路无法高效的实现高值无源器件。
B. 要精确实现某一特定阻值的电阻几乎是不可能的。
C. 由于制造工艺上的偏差，无源器件的比例容差（Ratio Tolerance）也必定很大。
D. 尽管存在制造工艺上的偏差，但是无源器件的比例容差（Ratio Tolerance）可以控制在很小的范围内。
18. 做集成电路的多晶硅电阻设计时，要计算每个电阻的阻值，那么电阻的长度是怎样计算的？（ C ）A 整个多晶硅的长度B 多晶硅中两个引线孔中心点的距离C 多晶硅中两个引线孔内侧的距离D 多晶硅中两个引线孔外侧的距离19.带隙基准电压源电路版图需要匹配精度要求较高的电阻，该材料的方块电阻工艺偏差为20%，试问在0.5um 工艺中使用以下哪种有效线宽来绘制该电阻最合适。
（ C ）A 0.5umB 1u mC 3u mD 10um20.在某CMOS 工艺中存在三种Poly 材料，试问以下情况各需要什么类型的Poly 材料①多晶硅栅（A ）②阻值为10K 欧姆的电阻（ B ）③阻值为1M 欧姆的电阻（ C ）A 掺杂且硅化的PolyB 掺杂未硅化的PolyC 未掺杂且未硅化的Poly21. 在做集成电路的多晶硅电容设计时，要计算每个电容的容值，那么电容的面积大小是怎样计算的？（ C ）A 第一层多晶硅的面积B 第二层多晶硅的面积C 二层多晶硅重叠后的面积22. 下列关于Latch up 效应说法不正确的是（ D ）A. 衬底耦合噪声是造成Latch up 问题的原因之一。
B. Latch up效应在电路上可以解释为CMOS集成电路中寄生三极管构成的正反馈电路。
C. Latch up 效应与两个寄生三极管的放大系数有关。
D. Latch up 效应与井和衬底的参杂浓度无关。
23. 下列关于保护环说法正确的是（ ABC ）A. 保护环的目的是给衬底或井提供均匀的偏置电压。
B. 保护环可以接在VDD 或GND 上。
C. 保护环可以减少衬底耦合噪声对敏感电路的影响。
D. 保护环无助于Latch up 效应的避免。
24. 下列由制程引起的版图不匹配有（ABC ）A. 扩散的不一致性B. 注入的不一致性C. CMP 引起的非理想平面D.温度梯度25.关于串扰（Cross Talk）, 下列说法正确的是（ BC ）A. 电路的输出端不能浮空，否则Cross Talk 可能会引起电路的误操作。
B. Cross Talk 是由于连线之间存在耦合电容引起的。
C. 在两条敏感连线之间加入一条接地金属线，可以减少CrossTalk 的影响。
D. 一般来说，连线上信号的频率越高，Cross Talk 影响就越小。
26. 设计analog layout 时，要考虑的问题比作digital layout 多，它通常表现在下列那几个方面？( BCD )A 面积要小B 寄生效应( parasitics)C 对称（matching）D 噪声问题（noise issues）Ⅲ简答题1.请简要介绍一下标准CMOS 工艺的工艺流程，并简要画出含背栅接触的PMOS 的剖面图答：简化CMOS工艺基本流程：-N阱（N阱版图TB）——沟道终止注入——LOCOS（局部场氧化，薄氧版图TO）——阈值电压调整——Poly（TG）——N型源漏注入（SN）——P型源漏注入（SP）——接触孔（半导体-金属1接触，接触孔版图W1）——金属1（金属互连层，A1）——通孔（金属1-金属2接触，通孔版图W2）——金属2（金属互连层，A2）——钝化层2.沿粗剖面线画出以下版图的剖面图，并根据剖面图判断该器件类型。
3. 根据所学的知识回答下面5 小题a).请解释“衬底去偏置效应”，并且在CMOS 版图设计中如何尽量避免衬底去偏置效应。
b).请解释“电迁移效应”，并且在工艺和版图设计中如何减小“电迁移”的影响。
c).请解释“天线效应”，并且在版图设计中如何避免“天线效应”的方法。
d).请解释“ESD”，并且简要说明其可能造成的影响。
e).请介绍标准CMOS 工艺中如何避免金属跨过场氧时在场氧下形成寄生沟道的方法。
答：a）当有电流流经衬底时，由于衬底电阻的影响，在电阻上产生压降，如果压降比较大导致隔离岛与衬底构成的PN结不再反偏，此时衬底向隔离岛注入电荷，隔离岛出现漏电，该过程称为衬底去偏置。
避免衬底去偏置的方法：1、重掺杂衬底：A.增加划片槽的衬底接触面积，可以有效预防局部去偏置效应，如果想减少划片槽的面积，可以在版图上存在的任意空位插入衬底接触。
B.此外作为一种预防措施，在任何注入超过1mA的器件都应该应用衬底接触环。
（P+GuardRing）2、带重掺杂隔离的轻掺杂衬底：A.划片槽的衬底接触外B.任何注入超过100uA的器件附近都需要加入衬底接触，任何注入超过1mA的电流器件应该用尽可能多的衬底接触环。
C.版图完成后在版图空位遍布衬底接触。
D.敏感低压电路远离衬底注入源3、带轻掺杂隔离区的轻掺杂衬底：A.不能依赖划片槽来抽取大的衬底电流B.大量散布衬底接触以减少衬底去偏置C.敏感电路远离衬底注入源D.衬底调制容易向高阻电路注入大量噪声，所以可以在电阻和电容下设置阱以隔离衬底噪声，敏感MOS电路可以采用NBL使NMOS与衬底隔离。