Y=~(A+B(C+D))版图设计
版图设计实例ppt课件
经营者提供商品或者服务有欺诈行为 的，应 当按照 消费者 的要求 增加赔 偿其受 到的损 失，增 加赔偿 的金额 为消费 者购买 商品的 价款或 接受服 务的费 用
由于全部电流都要通过输入晶体管中的每一个，例如，有时整个电 流完全在M3，当差分信号关断时，M3关断M4接通，整个电流又完全在 M4，信号每摆动一次就切换一次，为了承受这一电流，在M3和M4之间 的金属线需要达到一定的宽度，采用二条金属线连接M3和M4的源极，并 且从M4b和M3b的中间向下，这样，M3导通时电流将通过M3a和M3b， 即它的两半把电流向下送到中心导线。
经营者提供商品或者服务有欺诈行为 的，应 当按照 消费者 的要求 增加赔 偿其受 到的损 失，增 加赔偿 的金额 为消费 者购买 商品的 价款或 接受服 务的费 用
4. CMOS放大器
经营者提供商品或者服务有欺诈行为 的，应 当按照 消费者 的要求 增加赔 偿其受 到的损 失，增 加赔偿 的金额 为消费 者购买 商品的 价款或 接受服 务的费 用
1. CMOS门电路
(1) 反相器
电路图
版图1
版图2
版图1特点:多晶栅竖直排列,MOS管源区面积小,因而反相器面积也小。 版图2特点:多晶栅水平排列,MOS管漏极金属与电源、地金属线之间的 空档允许其它金属线通过,因水平尺寸较大而使面积稍大一些。
经营者提供商品或者服务有欺诈行为 的，应 当按照 消费者 的要求 增加赔 偿其受 到的损 失，增 加赔偿 的金额 为消费 者购买 商品的 价款或 接受服 务的费 用
2.MOS管并联(并联是指它们的源和源连接，漏和漏连接，各 自的栅还是独立的。) (1)栅极水平放置，节点X和Y可用金 属连线连接(图b)；也可用有源区连接(图c）。
集成电路CAD版图设计PPT课件
§1.逻辑划分
• 布图规划过程与所用的算法和求解策略有关。一个典 型的布图规划过程一般包括：Bottom up结群并产生结 群树、Top down软模块布局、调整模块形状和确定模 块的引线位置，目标是使芯片面积、总连线长度最小 和优化输出结果。
• 布规划分为物理分级构造、分级布图规划和详细布图 构造三大部分，每个部分又分成若干过程。物理分级 构造是一个Bottom up结群和估计模块面积的过程；分 级布图规划则是个Top down软模块布局、布线区面积 估计和分配、模块形状调整以及布局修正的过程；随 后在详细布图构造中完成整个布局和布线。
（2）在A中取出一个单元a2，使Con(Ai，a2)为最大，即最相关。 如果存在两个以上连接度相同的单元，则选Dis(Ai，a2)最小 的单元，即a2与其它单元有弱的连接关系。
（3）检查
S( E(
Ai Ai
) )
S max 制条件。
如满足条件则
AAi
Ai a2 Aa2
22
• 为了简化布局，将平面划分为方格 的组成方式，这些格子用占位符
P p 1 ,p 2, ,p N 的集合描述，网表对象 M m 1 ,m 2 , ,m r 映射在占位符上。每一
个 mi M 对象与一组信号 S i 相关。
23
距离树
• 为了评估布局的质量，需要能够实施评价的量化指 标。布局决定了布线的连线总长度，距离树是一个 近似的指标,是一种互连线长度的定量方式，它和互 连线的最终长度有密切关系而且容易计算。
• Ai，Aj之间的分离度（即无关连线之和）为：
D (A ii,A s j) B (A i) B (A j) C(A o i,A jn )
12
连接度和分离度的关系
EDA技术与应用课后习题答案
EDA技术与应⽤课后习题答案EDA技术与应⽤课后习题答案⼤全 《EDA技术与应⽤》为普通⾼等教育“⼗⼀五”国家级规划教材，下⾯yjbys⼩编为⼤家提供的是本书的课后习题答案，希望能帮助到⼤家! 主要内容包括：EDA技术;电路设计仿真软件PSpice、Muhisim8的使⽤⽅法;可编程逻辑器件的⼯作原理、分类及应⽤;硬件描述语⾔Verilog HDL的语法要点与设计实例;数字集成软件Quartus n、仿真软件ModelSim、综合软件SynplifyPro等的使⽤⽅法及设计流程;EDA技术综合设计实例。
本书内容全⾯，注重基础，理论联系实际，突出实⽤性，并使⽤⼤量图表说明问题，编写简明精炼、针对性强，设计实例都通过了编译，设计⽂件和参数选择都经过验证，便于读者对内容的理解和掌握。
第⼀章 1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4 答：利⽤EDA技术进⾏电⼦系统设计的最后⽬标是完成专⽤集成电路ASIC的设计和实现;FPGA和CPLD是实现这⼀途径的主流器件。
FPGA和CPLD通常也被称为可编程专⽤IC，或可编程ASIC。
FPGA和CPLD的应⽤是EDA技术有机融合软硬件电⼦设计技术、SoC(⽚上系统)和ASIC设计，以及对⾃动设计与⾃动实现最典型的诠释。
1-2与软件描述语⾔相⽐，VHDL有什么特点? P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU⽽不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利⽤。
综合器将VHDL程序转化的⽬标是底层的电路结构⽹表⽂件，这种满⾜VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境;具有相对独⽴性。
综合器在将VHDL(硬件描述语⾔)表达的电路功能转化成具体的电路结构⽹表过程中，具有明显的能动性和创造性，它不是机械的⼀⼀对应式的“翻译”，⽽是根据设计库、⼯艺库以及预先设置的各类约束条件，选择最优的⽅式完成电路结构的设计。
电子公司笔试题精选
电子类公司笔试题精选一、模拟电路1基尔霍夫定理的内容是什么？〔仕兰微电子〕基尔霍夫电流定律是一个电荷守恒定律,即在一个电路中流入一个节点的电荷与流出同一个节点的电荷相等.基尔霍夫电压定律是一个能量守恒定律,即在一个回路中回路电压之和为零.2、平板电容公式(C=εS/4πkd)。
〔未知〕3、最基本的如三极管曲线特性。
〔未知〕4、描述反馈电路的概念，列举他们的应用。
〔仕兰微电子〕5、负反馈种类〔电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈〕；负反馈的优点〔降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用〕〔未知〕6、放大电路的频率补偿的目的是什么，有哪些方法？〔仕兰微电子〕7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。
〔未知〕8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。
〔凹凸〕9、基本放大电路种类〔电压放大器，电流放大器，互导放大器和互阻放大器〕，优缺点，特别是广泛采用差分结构的原因。
〔未知〕10、给出一差分电路，告诉其输出电压Y 和Y-,求共模分量和差模分量。
〔未知〕11、画差放的两个输入管。
〔凹凸〕12、画出由运放构成加法、减法、微分、积分运算的电路原理图。
并画出一个晶体管级的运放电路。
〔仕兰微电子〕13、用运算放大器组成一个10倍的放大器。
〔未知〕14、给出一个简单电路，让你分析输出电压的特性〔就是个积分电路〕，并求输出端某点的rise/fall时间。
(Infineon笔试试题)15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R 上电压，要求制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器。
当RC18、说说静态、动态时序模拟的优缺点。
〔威盛VIA 2003.11.06 上海笔试试题〕19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。
版图设计课件 PPT
一、双极集成电路工艺的基本流程
实现选择性掺杂的三道基本工序
(3)掺杂：在半导体基片的一定区域掺入一定浓度的杂质 元素，形成不同类型的半导体层，来制作各种器件。掺 杂工艺主要有两种：扩散和离子注入。
扩散：在热运动的作用下，物质的微粒都有一种从高浓 度的地方向低浓度的地方运动的趋势。在IC生产中，扩 散的同时进行氧化。
结论：对采用PN结隔离的双极IC基本工艺，与制作NPN 晶体管的基本工艺相比，只需增加外延工艺，当然工艺步 骤要增加不少。
一、双极集成电路工艺的基本流程
PN结隔离双极IC工艺基本流程
衬底材料(P型硅)－ 埋层氧化－埋层光刻 －埋层掺杂(Sb)外延 (N型硅)隔离氧化－隔离光刻 －隔离掺杂(B)－ 基区氧化－基区光刻 －基区掺杂(B)和发射区氧化－
一、双极集成电路工艺的基本流程
工艺类型简介
按照制造器件的结构不同可以分为： 双极型：由电子和空穴这两种极性的载流子作为在有源
区中运载电流的工具。 MOS型：PMOS工艺、NMOS工艺、CMOS工艺 BiCMOS集成电路：双极与MOS混合集成电路
按照MOS的栅电极的不同可以分为： 铝栅工艺、硅栅工艺（CMOS制造中的主流工艺）
(2) 光刻2：场氧光刻，又称为有源区光刻。将以后作为有源区区域的 氧(3化) 氧层化和氮层化生硅长层。保在留没，有其氮余化区硅域层的保氧护化的层区和氮化硅全部去除。 域（即场区）生长一层较厚的氧化层。图中 表面没有氧化层的区域即为有源区。
三、CMOS集成电路工艺流程
3. 生长栅氧化层和生成多晶硅栅电极 确定了有源区以后，就可以制作MOS晶体管。首先按下述步骤生长栅 氧化层和制作栅电极。 (1) 生长栅氧化层。去除掉有源区上的氮化硅层及薄氧化层以后，生长 一层作为栅氧化层的高质量薄氧化层。 (2) 在栅氧化层上再淀积一层作为栅电极材料的多晶硅。 (3) 光刻3：光刻多晶硅，只保留作栅电极以及起互连作用的多晶硅。 光刻后的剖面图如图所示。
复合逻辑门版图艺术chap4-2-1
VDD
A B D
x
C
X = !(AB+ CD)
B
A
D
x
C
GND a b c d
GND
(c) stick diagram for ordering {a b c d}
Complex CMOS Gate
B
A C D OUT = D + A • (B + C) A
D
B C
B A C E D
D
B
A
C
OUT = DE + A • (B + C)
A
B X = !(C • (A + B))
C A
C
VDD j GND
i
棍棒图 !(C • (A + B))
crossover requiring vias A VDD C B B X i
X C
PUN
VDD j A PDN
A
X
B
C
GND
VDD
GND
X
GND
没有打断扩散条
运用欧拉路径进行版图布局
• 识别欧拉路径 一条欧拉路径定义为通过逻辑图 中所有节点并且只经过每条边一次的一条路径。
Multi-Fingered Transistors
One finger Two fingers (folded)
更小的扩散区电容
XNOR/XOR Implementation
XNOR A B AB A B AB XOR
A B AB
A B AB
How many transistors in each?
Static CMOS Full Adder Circuit
F=~((A+B+CD))版图设计
沈阳理工大学课程设计
1 绪 论
1.1 设计背景
Tanner 集成电路设计软件是由 Tanner Research 公司开发的基于 Windows 平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括 S-Edit，T-Spice，W-Edit，L-Edit 与 LVS，从电路设计、分析模拟到电路布局 一应俱全。其中的 L-Edit 版图编辑器在国内应用广泛，具有很高知名度。 L-Edit Pro 是 Tanner EDA 软件公司所出品的一个 IC 设计和验证的高性能 软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从 IC 设 计到输出，以及最后的加工服务，完全可以媲美百万美元级的 IC 设计软件。 L-Edit Pro 包含 IC 设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route) 、线 上设计 规则 检查 器（ DRC ） 、 组件 特性 提取 器（ Device Extractor） 、设计布局与电路 netlist 的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的 IC 设计与验证解决方案。L-Edit Pro 丰 富完善的功能为每个 IC 设计者和生产商提供了快速、 易用、 精确的设计系统[1]。
9
沈阳理工大学课程设计
参考文献
[1] 刘刚等著.微电子器件与 IC 设计基础.科学出版社,2009. [2] 廖裕评.陆瑞强编著 .Tanner Pro 集成电路设计与布局实战指导 . 科学出版 社,2010.
10
沈阳理工大学课程设计
附录一：原理图网表
* SPICE netlist written by S-Edit Win32 7.03 * Written on Jul 4, 2013 at 10:55:43
2022年全国职业院校技能大赛高职组集成电路开发及应用赛项赛题(试卷8)
GZ-2022***集成电路开发及应用赛项赛题8集成电路开发及应用赛项来源于集成电路行业真实工作任务，由“集成电路设计与仿真”、“集成电路工艺仿真”、“集成电路测试”及“集成电路应用”四部分组成。
第一部分集成电路设计与仿真使用集成电路版图设计软件，根据表1-1所示的集成电路真值表（输出值Y0~Y15随机抽取），使用指定工艺PDK，设计集成电路原理图和版图，并进行功能仿真。
设计要求如下：1.芯片引脚：4个输入端A、B、C、D；1个信号输出端Y；1个电源端VCC；1个接地端GND。
2.功能：按照表1所示的集成电路真值表，A、B、C、D输入不同的逻辑电平，Y输出对应逻辑电平。
上述逻辑电平为“正逻辑”，即低电平用“0”表示、高电平用“1”表示。
Y端的输出值Y0~Y15由比赛现场裁判长抽取的任务参数确定。
3.仿真设置：VCC为+5V，A为1kHz，B为2kHz，C为4kHz，D为8kHz。
4.通过DRC检查和LVS验证。
5.使用MOS管数量应尽量少。
6.所设计版图面积应尽量小。
现场评判要求：1.只允许展示已完成的电路图、仿真图、DRC检查和LVS验证结果、版图及尺寸。
2.不能进行增加、删除、修改、连线等操作。
第二部分集成电路工艺仿真选择题应根据工艺问题或视频片断选择适合的答案，漏选、多选、错选均不得分。
仿真操作题应根据题目要求，按照集成电路工艺规范，在交互仿真平台进行仿真操作。
1.（单选）在视频中，①标注的是哪个环节的内容？A.软烘B.曝光后烘焙C.坚膜D.墨点烘烤2.（单选）视频中正在进行塑封作业，若①部件闭合压力不足，可能会造成（）。
A.塑封料填充不足B.开模失败C.溢料D.塑封体变色3.（单选）视频中是某台正在作业的设备，当该区域的液体供应不足时，可能会造成下列选项中的哪种现象？（）A.切割崩边B.晶粒脱离蓝膜C.划片位置偏移D.蓝膜开裂4.（单选）在显影后检查的视频中，发现有异常现象，其中造成①标注现象的原因可能是什么？A.选错对位标记B.对准偏差C.颗粒沾污D.前道涂胶异常5.（单选）视频结尾处为某工艺设备的操作界面，若此时需要打开该设备载片台的真空系统，应点击（）号位置的按键。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
成绩评定表课程设计任务书目录1 绪论 (1)1.1设计背景 (1)1.2 设计目标 (1)2 Y=A+B（C+D）的电路和版图设计 (3)2.1电路原理图 (3)2.2 Y=A+B(C+D) 的电路仿真观察波形 (4)2.3 Y=A+B(C+D) 的版图绘制 (5)2.4 Y=A+B(C+D) 的版图仿真观察波形 (5)2.5 LVS检查匹配 (6)总结 (8)参考文献 (9)附录一电路原理图网表 (10)附录二版图图网表 (10)1绪论1.1设计背景随着集成电路技术的日益进步，使得计算机辅助设计（CAD）技术已成为电路设计师不可缺少的有力工具[1]。
国内外电子线路CAD软件的相继推出与版本更新，使CAD技术的应用渗透到电子线路与系统设计的各个领域，如芯片版图的绘制、电路的绘图、模拟电路仿真、逻辑电路仿真、优化设计、印刷电路板的布线等。
CAD技术的发展使得电子线路设计的速度、质量和精度得以保证[2]。
在众多的CAD工具软件中，Spice程序是精度最高、最受欢迎的软件工具，tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件，对于初学者是一个上手快，操作简单的EDA软件。
Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。
该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。
其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。
L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。
L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。
L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。
1.2 设计目标1.用tanner软件中的原理图编辑器S-Edit编辑Y=A+B(C+D)电路原理图。
2.用tanner软件中的W-Edit对Y=A+B(C+D)的电路进行仿真，并观察波形。
3.用tanner软件中的L-Edit绘制Y=A+B(C+D)的版图，并进行DRC验证。
4.用W-Edit对Y=A+B(C+D)的版图电路进行仿真并观察波形。
5.用tanner软件中的layout-Edit对Y=A+B(C+D)进行LVS检验观察原理图版图的匹配程度。
2．Y=A+B（C+D）的电路和版图设计2.1电路原理图Y=A+B(C+D)的电路原理如图2.1所示。
当输入的信号ABCD满足0000、0001，或0010等，即满足上拉网络导通的条件时，输出Y为高电平。
当输入信号为1010或1000等满足下拉网络导通的条件时，输出Y为低电平。
实现Y=A+B(C+D) 的逻辑运算。
通过真值表可以得出当输入信号为0000、0001、0010、0011、0100时输出Y为高电平，其余的输入信号可以的到低电平。
图2.1 Y=A+B(C+D)的电路原理图2.2 Y=A+B(C+D)的电路仿真观察波形给Y=A+B(C+D) 的输入加激励，高电平为Vdd=5V，低电平为Gnd，将输入信号设置成不同的周期，ABCD信号的周期分别为800ns、400ns、200ns和100ns。
此时能将输入为0000—1111所产生的结果都输出。
并添加输入输出延迟时间，进行仿真，并输出波形；波形图如图2.2所示。
当输入为0000、0001、0010、0011、0100时输出为高电平。
其余的输出都为低电平。
由于竞争冒险，所以将上升延时下降延时时间降低。
再将B信号的输入提前10ns输入来去掉竞争冒险产生的毛刺。
图2.2 Y=A+B(C+D)电路输入输出波形图2.3 Y=A+B(C+D)的版图绘制用L-Edit版图绘制软件对Y=A+B(C+D)电路进行版图绘制，同时进行DRC验证，查看输出结果，检查无错误；版图和输出结果如图2.3所示。
在对节点进行标注时注意输入法的设置要使用美式键盘，否则会在生成网表时产生错误。
图2.3 Y=A+B(C+D)与或门电路版图及DRC验证结果2.4 Y=A+B(C+D)的版图仿真观察波形与Y=A+B(C+D)电路原理图仿真相同，添加激励、电源和地，同时观察输入输出波形；波形如图2.4所示。
Y=A+B(C+D)电路的版图仿真波形与原理图的仿真输出波形基本一致，并且符合输入输出的逻辑关系，电路的设计正确无误。
同样为了去掉竞争冒险我将B输入信号提前10ns输入。
图2.4 Y=A+B(C+B)版图输入输出波形图2.5 LVS检查匹配用layout-Edit对Y=A+B(C+D) 电路进行LVS检查验证，首先添加输入输出文件即电路原理图和版图的输出网表分别为.sp文件和.spc文件，选择要查看的输出，在进行匹配时要现将电路原理图和版图的输入激励进行屏蔽否则会在匹配过程中产生警告。
观察输出结果检电路原理图与版图的匹配程度，输出结果如图2.5所示。
图2.5 Y=A+B(C+D)电路的LVS检查匹配图从以上可以看出完全匹配。
这里为了匹配时无警告已经将输入激励和电源屏蔽掉总结经过多次的修改和调试，本次设计经过验证，可以达到所需的功能，达到了设计的要求。
以下是本次试验的心得：在实验的开始阶段，对所设计的电路进行了波形仿真，发现波形仿真的结果有竞争冒险的毛刺，为了去除竞争冒险我将上升下降延时变小、将时钟周期变大，同时将B信号提前10ns输入。
在进行版图的网表生成时注意网表上标注的节点要使用美式键盘输入否则网表上会出现错误的节点信息。
在进行原理图和版图对比匹配时要注意屏蔽掉输入的电源和激励。
我觉得我们学习不能完全以来波形仿真，否则，出现任何一点小的误差就会导致整个文件系统的编译出错。
总之，模拟集成电路版图设计作为前沿学科，对于我们专业的学生来说，学习对我们知识面以及运用知识的能力的提高有很大的帮助。
相信自己学习的脚步不会停止！感谢老师孜孜不倦的教诲。
相信在学习过程中自己思维能力、学习能力、思考方式的提高，定会在以后的学习过程中给我带来很大的帮助。
参考文献[1]廖裕平，陆瑞强.Tanner pro集成电路设计与布局实战指导.全华科技图书股份有限公司印行,2006.[2]张志刚等著.模拟电路版图的艺术.科学出版社,2009.附录一电路原理图网表：* SPICE netlist written by S-Edit Win32 7.03* Written on Jul 2, 2013 at 23:31:28* Waveform probing commands*.probe.include D:\tanner\TSpice70\models\ml2_125.md.options probefilename="D:\tanner\LIE\Module0.dat"+ probesdbfile="D:\tanner\LIE\LIE.sdb"+ probetopmodule="Module0"*.param l=0.5u*Vdd Vdd Gnd 5*.tran/op 10n 800n method=bdf*.print tran v(A) v(B) v(C) v(D) v(Y)*va A GND PULSE (0 5 400n 0.1n 0.1n 400n 800n)*vb B GND PULSE (0 5 210n 0.1n 0.1n 200n 400n)*vc C GND PULSE (0 5 90n 0.1n 0.1n 100n 200n)*vd D GND PULSE (0 5 50n 0.1n 0.1n 50n 100n)* Main circuit: Module0M1 Y B N3 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 Gnd D N3 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 N3 C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 Y A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 N1 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M6 N2 C N1 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M7 Y B N1 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM8 Y D N2 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u* End of main circuit: Module0附录二版图网表：* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: D:\tanner\LIE\lie.tdb* Cell: Cell0 Version 1.67* Extract Definition File: ..\LEdit90\Samples\SPR\example1\lights.ext * Extract Date and Time: 07/05/2013 - 09:38.include D:\tanner\TSpice70\models\ml2_125.md* Warning: Layers with Unassigned AREA Capacitance.* <P Diff Resistor ID>* <Poly Resistor ID>* <N Diff Resistor ID>* <Poly2 Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Unassigned FRINGE Capacitance.* <P Diff Resistor ID>* <Poly1-Poly2 Capacitor ID>* <Poly Resistor ID>* <N Diff Resistor ID>* <Poly2 Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* <Pad Comment>* Warning: Layers with Zero Resistance.* <NMOS Capacitor ID>* <Poly1-Poly2 Capacitor ID>* <PMOS Capacitor ID>* <Pad Comment>* NODE NAME ALIASES* 1 = C (38,-35)* 2 = D (30.5,-35)* 3 = B (22,-34.5)* 4 = A (14,-34.5)* 5 = GND (8.5,-18.5)* 6 = Vdd (9.5,37.5)* 7 = Y (58.5,7.5)*.include D:\tanner\TSpice70\models\ml2_125.md*.options probefilename="D:\tanner\LIE\Module0.dat" *+ probesdbfile="D:\tanner\LIE\LIE.sdb"*+ probetopmodule="Module0"*.param l=0.5u*Vdd Vdd Gnd 5*.tran/op 10n 800n method=bdf*.print tran v(A) v(B) v(C) v(D) v(Y)*va A GND PULSE (0 5 400n 0.1n 0.1n 400n 800n)*vb B GND PULSE (0 5 210n 0.1n 0.1n 200n 400n)*vc C GND PULSE (0 5 90n 0.1n 0.1n 100n 200n)*vd D GND PULSE (0 5 50n 0.1n 0.1n 50n 100n)M1 9 C 10 Vdd PMOS L=2u W=6u* M1 DRAIN GATE SOURCE BULK (38 16 40 22)M2 10 D Y Vdd PMOS L=2u W=6u* M2 DRAIN GATE SOURCE BULK (30 16 32 22)M3 Y B 9 Vdd PMOS L=2u W=6u* M3 DRAIN GATE SOURCE BULK (22 16 24 22)M4 9 A Vdd Vdd PMOS L=2u W=6u* M4 DRAIN GATE SOURCE BULK (14 16 16 22)M5 8 C GND GND NMOS L=2u W=6u* M5 DRAIN GATE SOURCE BULK (38 -11 40 -5)M6 GND D 8 GND NMOS L=2u W=6u* M6 DRAIN GATE SOURCE BULK (30 -11 32 -5)M7 8 B Y GND NMOS L=2u W=6u* M7 DRAIN GATE SOURCE BULK (22 -11 24 -5)M8 Y A GND GND NMOS L=2u W=6u* M8 DRAIN GATE SOURCE BULK (14 -11 16 -5)* Total Nodes: 10* Total Elements: 8* Total Number of Shorted Elements not written to the SPICE file: 0 * Extract Elapsed Time: 0 seconds.END如有侵权请联系告知删除，感谢你们的配合！。