数字集成电路的结构特点CMOS电路
cmos集成电路特点
cmos集成电路特点CMOS集成电路（Complementary Metal-Oxide-Semiconductor Integrated Circuit）是一种常见的集成电路技术，具有许多独特的特点。
在本文中，我们将详细介绍CMOS集成电路的特点，并从不同的角度对其进行扩展描述。
1. 低功耗：CMOS集成电路的一个显著特点是低功耗。
由于CMOS逻辑门内部只有在输入信号变化时才会消耗能量，因此在静态状态下，功耗几乎可以忽略不计。
这使得CMOS集成电路在电池供电和便携设备中得到广泛应用。
2. 抗干扰能力强：CMOS集成电路采用的是一种差动式的工作方式，输入信号的变化通过差分放大器进行放大，从而提高了抗干扰能力。
这使得CMOS集成电路在高噪声环境中具有良好的信号处理能力。
3. 高集成度：CMOS集成电路的制造工艺相对简单，可以实现高度集成。
由于CMOS工艺可以在同一芯片上制造多种功能的电路，因此可以在一个芯片上集成处理器、存储器、输入输出接口等多种功能，大大提高了集成度。
4. 工作电压范围广：CMOS集成电路可以在较低的电压下工作，通常工作电压在1V到5V之间。
这使得CMOS集成电路在低电压供电系统中具有广泛的应用前景。
5. 低噪声：CMOS集成电路由于采用差动放大器的工作方式，其输出信号与输入信号之间的幅度比较大，因此可以减小噪声对输出信号的影响。
这使得CMOS集成电路在信号处理领域中得到广泛应用。
6. 高可靠性：CMOS集成电路由于采用的是金属-氧化物-半导体结构，具有较高的可靠性。
金属层可以提供良好的接触和导电性能，氧化物层可以有效隔离金属层和半导体层，从而提高了电路的可靠性。
7. 高频特性好：CMOS集成电路具有较好的高频特性，可以实现高速的信号处理和传输。
由于CMOS集成电路的输入和输出特性都是电压驱动的，因此可以实现较高的工作频率。
8. 体积小：CMOS集成电路由于采用了微型制造工艺，可以实现高度集成，并且具有较小的体积。
数字集成电路的分类与特点
数字集成电路的分类与特点数字集成电路有双极型集成电路(如TTL ECL)和单极型集成电路(如CMOS)两大类，每类中又包含有不同的系列品种。
一、TTL数字集成电路这类集成电路内部输入级和输出级都是晶体管结构，属于双极型数字集成电路。
其主要系列有：1.74一系列这是早期的产品，现仍在使用，但正逐渐被淘汰。
2.74H—系列这是74—系列的改进型，属于高速n工产品。
其“与非门”的平均传输时间达1Ons左右，但电路的静态功耗较大，目前该系列产品使用越来越少，逐渐被淘汰。
3.74S一系列这是TTL的高速型肖特基系列。
在该系列中，采用了抗饱和肖特基二极管，速度较高，但品种较少。
4.74LS一系列这是当前TTL类型中的主要产品系列。
品种和生产厂家都非常多。
性能价格比比较高，目前在中小规模电路中应用非常普遍。
5.74ALS一系列这是“先进的低功耗肖特基”系列。
属于74LS—系列的后继产品，速度(典型值为4ns)、功耗(典型值为1mw)等方面部有较大的改进，但价格比较高。
6.74AS—系列这是74S—系列的后继产品，尤其速度(典型值为1.5ns)有显著的提高，又称“先进超高速肖特基”系列。
总之，TTL系列产品向着低功耗、高速度方向发展。
其主要特点为：不同系列同型号器件管脚排列完全兼容。
参数稳定，使用可靠。
噪声容限高达数百毫伏。
输入端一般有钳位二极管，减少了反射干扰的影响。
输出电阻低，带容性负载能力强。
采用+5V电源供电。
二、CMOS集成电路CMOS数字集成电路是利用NMOS管和PMOS管巧妙组合成的电路，属于一种微功耗的数字集成电路。
主要系列有：1.标准型4000B／4500B系列该系列是以美国RCA公司的CD4000B系列和CD4500B系列制定的，与美国Motor01a 公司的MCl4000B系列和MCl4500B系列产品完全兼容。
该系列产品的最大特点是工作电源电压范围宽(3—18V)、功耗最小、速度较低、品种多、价格低廉，是目前CMOS集成电路的主要应用产品。
cmos电路原理
cmos电路原理CMOS电路原理概述：CMOS是意译自“互补金属氧化物半导体”（Complementary Metal-Oxide-Semiconductor）。
CMOS电路是目前广泛应用的集成电路之一，其特点是功耗小、噪声低、集成度高、抗干扰能力强且适用于各行各业的电子设备中。
相对其他电路而言，CMOS电路技术在集成度、功耗、速度和可靠性等方面有着巨大的优势。
CMOS电路结构：CMOS电路的结构是由P型和N型的金属氧化物半导体场效应管（MOSFET）组成的。
在晶圆制造过程中，将P型材料和N型材料穿插在一起刻出不同的现象形成电路，分别控制电路的导通和断开，从而实现电路基本功能。
CMOS电路原理：CMOS电路的原理是利用场效应管P、N型控制中的特性对电路的导通与断开进行控制，从而实现电路的简单控制。
CMOS电路中，NMOS管和PMOS管分别用于逻辑电路中的低电平和高电平与电源的接通，实现二者的互补。
当输入信号为高电平时，PMOS管导通，通过电流进行输出，而NMOS管不导通。
当输入信号为低电平时，PMOS管不导通，NMOS管导通，也通过电流进行输出，二者状态相互互补，实现电路的快速响应、低功耗和准确的状态判断。
优点：1. CMOS电路功耗小，在目前电子设备发展环境，低功耗的电路是每个设备最优解。
2. CMOS电路噪声小，其噪声水平非常低，适用于对信号进行高质量处理的场景，提供更好的信号质量。
3. CMOS电路集成度高，它在片上集成度非常高，能够安排数百万甚至数千万的晶体管，保证设备整体的紧凑程度和运行速度。
4. CMOS电路的抗干扰能力强，可抵御电磁干扰、纹波和噪声等因素，确保了设备的正常稳定运行。
缺点：CMOS电路的主要缺点是其工艺制程要求相对严格，一旦处理不当，单一电路的成本将会非常高昂。
总结：CMOS电路技术已经被广泛应用于各种设备，它的优点不仅仅局限于低功耗、低噪声、高集成度、高可靠性和抗干扰能力强等方面。
CMOS工艺器件结构
CMOS工艺器件结构CMOS（互补金属氧化物半导体）是一种集成电路制造工艺，结合了N型金属氧化物半导体场效应晶体管（NMOS）和P型金属氧化物半导体场效应晶体管（PMOS）。
CMOS技术在集成电路领域广泛应用，具有低功耗、高噪声抑制、低开关功耗等优点。
CMOS器件结构由NMOS和PMOS结合而成，形成了一个互补结构，实现了一种特殊的电压控制开关。
具体而言，CMOS由一个P型衬底组成，上面分别形成了NMOS和PMOS的结构。
NMOS晶体管是一种N型MOSFET（金属氧化物半导体场效应晶体管），由一个N型沟道和控制杂质（如P型多晶硅）构成。
N型沟道充当电子载流子输送通道，其两侧分别有源（Source）和漏（Drain）接电极，控制杂质则用来控制电子的流动。
PMOS晶体管是一种P型MOSFET，由一个P型沟道和控制杂质（如N型多晶硅）构成。
P型沟道充当空穴载流子输送通道，其两侧同样有源和漏，控制杂质用来控制空穴的流动。
NMOS和PMOS之间通过一种特殊的结构连接在一起，形成了交叉结构。
这个结构由互补极性的两个晶体管共同组成，使得CMOS可以实现低功耗和高噪声抑制的特性。
CMOS的电路工作原理是基于两个晶体管的互补特性。
当输入电压为低电平时，NMOS晶体管导通，PMOS晶体管截止，形成低电平输出。
当输入电压为高电平时，NMOS晶体管截止，PMOS晶体管导通，形成高电平输出。
这样，在输入电压不同时可以实现不同的输出状态。
由于CMOS的特殊结构，CMOS电路具有很低的功耗。
在CMOS电路中，当NMOS和PMOS同时导通时，电压才会下降到最低电平，消耗最小电流。
另外，CMOS器件的静态功耗几乎为零，只有在切换状态时才会有功耗。
CMOS器件结构不仅适合数字电路应用，还可以应用于模拟电路。
通过增加外部电阻和电容，可以实现模拟电路的功能，如放大、滤波等。
总结起来，CMOS工艺器件结构是由互补的NMOS和PMOS组成的，具有低功耗、高噪声抑制的特性。
数字集成电路的结构特点CMOS电路
典型尺度参数为： 沟道宽度W、沟道长度L，逻辑面积A；
MOS晶体管电学模 型
典型参数为： 导通电阻、栅极电容、漏极电容和源极电容
电学参数与尺度参数的关系
在电路单元设计时，为了提高集成度，通常沟 道长度总是希望保持最小值，而沟道宽度却可 以进行加长；
R /W C W AW
Cd Cs 3Cg
性能优化的设计
性能优化的要点是保持所有逻辑单元的输出 电阻为最小（都等于1），上升时间和下降时 间能够保持一致，在此情况下，延迟时间单纯 取决于逻辑单元的电容。
这一方案可以简化电路性能的设计，同时提 高电路的速度。
性能优化的规则
沟道长度设置为最小尺度，通过调整沟道宽 度使电阻一致。
P管的宽度大于N管（=2）； 当n个晶体管串联时，宽度应该增加为n倍； 沟道宽度增加时，相关电容和逻辑面积成比 例增加。
单元电路的优化
基本单元电路主要指INV， NAND，NOR，AOI等； 设计优化主要有面积优化和性 能优化两种方案；
面积优化的设计
面积优化设计时，所有晶体管的面积均采用 最小晶体管形式。可以采用预先制备的标准晶 体管阵列形式进行设计，只考虑晶体管之间的 连线问题，设计过程相对简单。
面积优化的特点
CMOS传输门（TG）电路
异或门
MUX2
基于CMOS传输门（TG） 电路
异或门
MUX2
基于CMOS传输门（TG） 电路
MUX2 的应用形式
CMOS组合逻辑单元的设计优化
目标： 实现要求的逻辑功能； 减少电路的时间延迟； 降低电路功耗； 提高电路集成度。
最小晶体管
所有设计尺度都采用版图设计规则所能容许 的最小尺度进行设计。
CMOS电路基础原理
CMOS电路基础原理CMOS（互补金属氧化物半导体）电路是现代电子领域中常用的集成电路设计技术。
它在数字逻辑电路和模拟电路中广泛应用，并且具有低功耗、高集成度以及较强的抗干扰能力等优点。
本文将介绍CMOS电路的基础原理。
一、CMOS电路结构CMOS电路由N沟道金属氧化物半导体场效应管和P沟道金属氧化物半导体场效应管构成。
N沟道和P沟道管具有互补的传输特性，能够有效降低功耗。
CMOS电路结构包括传输门、组合逻辑电路和时钟电路等。
1. 传输门传输门是CMOS电路的基本单元，常见的有与门、或门以及非门等。
与门由一对并联的P沟道和N沟道管组成，当且仅当两个输入信号同时为高电平时，输出为高电平。
或门由一对串联的P沟道和N沟道管组成，当且仅当两个输入信号中至少一个为高电平时，输出为高电平。
非门由两个逆并联的P沟道和N沟道管组成，当输入信号为高电平时，输出为低电平。
2. 组合逻辑电路CMOS电路中的组合逻辑电路包括与非门、异或门等。
与非门由与门和非门级联而成，输入信号经过与门进行与操作，然后再经过非门进行取反操作。
异或门由与非门和异或非门级联而成，输入信号经过与非门进行与非操作，然后再经过异或非门进行异或操作。
3. 时钟电路CMOS电路中的时钟电路包括振荡电路和触发器等。
振荡电路用于产生稳定的时钟信号，常见的电路有RC振荡电路和LC振荡电路等。
触发器用于存储和传输信息，常见的触发器有RS触发器、D触发器以及JK触发器等。
二、CMOS电路工作原理CMOS电路的工作原理基于PN结和MOSFET的特性。
当控制电压施加于PN结时，PN结正向偏置导通，反向偏置截止。
同时，对于MOSFET来说，当栅极电压低于阈值电压时，沟道断开；当栅极电压高于阈值电压时，沟道导通。
CMOS电路中，P沟道MOSFET和N沟道MOSFET的栅极交替连接，形成互补对。
当输入信号为低电平时，P沟道MOSFET导通，N 沟道MOSFET截止；当输入信号为高电平时，P沟道MOSFET截止，N沟道MOSFET导通。
cmos电路和器件基本结构
cmos电路和器件基本结构CMOS电路和器件基本结构一、引言CMOS（亦称为互补金属-氧化物-半导体）电路是一种常用的逻辑电路，它由NMOS（N型金属-氧化物-半导体）和PMOS（P型金属-氧化物-半导体）两种互补型的MOSFET（金属-氧化物-半导体场效应晶体管）组成。
CMOS电路以其低功耗、高集成度和低电压操作等特点，在现代集成电路设计中得到广泛应用。
本文将介绍CMOS电路和器件的基本结构。
二、CMOS电路的基本结构1. NMOS器件NMOS器件由P型衬底上生长的N型沟道和两个掺入P型源极和漏极的P型扩散区组成。
沟道区域上方由一层薄的氧化硅（SiO2）作为绝缘层，上面再覆盖一层金属（通常为铝）作为电极。
当沟道区没有电压施加时，NMOS处于截止状态，导通状态需要在沟道区施加正电压。
2. PMOS器件PMOS器件与NMOS器件相反，由N型衬底上生长的P型沟道和两个掺入N型源极和漏极的N型扩散区组成。
沟道区域上方同样有一层氧化硅和金属电极。
当沟道区施加负电压时，PMOS处于导通状态，截止状态需要在沟道区施加正电压。
3. CMOS电路CMOS电路是通过将NMOS和PMOS器件相互串联或并联而构成的。
在CMOS电路中，NMOS器件的漏极与PMOS器件的源极相连，共同组成电路的输出端；NMOS器件的源极与PMOS器件的漏极相连，共同组成电路的输入端。
当输入信号施加到NMOS和PMOS器件上时，根据不同的输入信号电平，其中一个器件处于导通状态，另一个器件处于截止状态，从而实现电路的逻辑功能。
三、CMOS电路的工作原理CMOS电路的工作原理是基于MOSFET的三个重要特性：沟道截止、沟道饱和和门极电势控制。
当输入信号为低电平时，NMOS处于导通状态，PMOS处于截止状态，此时电路输出为高电平；当输入信号为高电平时，NMOS处于截止状态，PMOS处于导通状态，此时电路输出为低电平。
由于CMOS电路的输出仅在输入发生变化时才会改变，且输出信号的上升和下降均经过一个NMOS和一个PMOS器件，因此CMOS电路具有较低的功耗和较高的抗噪声能力。
数字电路CMOS技术
数字电路CMOS技术数字电路CMOS技术，即互补金属氧化物半导体技术，是一种常用于数字集成电路设计中的重要技术。
CMOS技术具有低功耗、高集成度、强抗噪性等优势，广泛应用于现代电子设备和系统中。
本文将从CMOS技术的原理、特点以及在数字电路中的应用等方面进行论述。
一、CMOS技术的原理CMOS技术是利用PN结的导通特性和MOS场效应管的控制特性相结合而形成的。
PN结的导通特性使得CMOS电路可以实现电流的流动和开关功能，而MOS场效应管的控制特性使得CMOS电路可以控制电流的大小和流动方向。
通过巧妙地设计和布局N型MOS和P型MOS管，可以形成互补的工作方式，实现高性能的数字电路。
二、CMOS技术的特点1. 低功耗：CMOS技术基于互补工作方式，只有在信号变化时才会有电流流过，因此在静态状态下几乎没有功耗，非常适合低功耗应用。
2. 高集成度：CMOS电路中的MOS场效应管尺寸小，可以实现高密度的集成电路设计，从而在同样面积上实现更多的逻辑功能。
3. 强抗噪性：CMOS电路采用差分输入的方式来抵消噪声的影响，能够提高电路的稳定性和抗干扰能力。
4. 宽电压范围：CMOS电路可以在宽电源电压范围内正常工作，具有较好的电压适应性。
三、CMOS技术在数字电路中的应用1. 逻辑门电路：CMOS技术可以实现逻辑门电路的设计，如与门、或门、非门等。
逻辑门电路通过组合不同的门电路可以实现各种复杂的逻辑功能。
2. 计数器和寄存器：CMOS技术可以实现各类计数器和寄存器的设计，在数字系统中起到存储和计数功能，如二进制加法器、移位寄存器等。
3. 存储器设计：CMOS技术可用于多种存储器设计，如静态随机存储器(SRAM)和动态随机存储器(DRAM)等。
SRAM具有读写速度快、不需要刷新等优势，而DRAM具有高集成度和低功耗等优势，在存储器设计中应用广泛。
4. 数字信号处理器：CMOS技术可以用于数字信号处理器的设计，实现数字信号的滤波、变换、编码等操作，广泛应用于通信系统、音视频处理等领域。
CMOS集成电路的性能及特点
CMOS集成电路的性能及特点1、功耗低CMOS集成电路采用场效应管，而且都是互补结构，工作时两个串联的场效应管总是处于一个管导通，另一个管截止的状态，电路静态功耗理论上为零。
实际上，由于存在漏电流，CMOS电路尚有微量静态功耗。
单个门电路的功耗典型值仅为20uW，动态功耗（在1MHz工作频率时）也仅为几个mW。
2、工作电压范围宽CMOS集成电路供电简单，供电电源体积小，基本上不需稳压。
国产CC4000系列的集成电路，可在3~18V电压下正常工作。
3、逻辑摆幅大CMOS集成电路的逻辑高电平“1”、逻辑低电平“0”分别接近于电源高电位VDD及电源低电位VSS。
当VDD=15V，VSS=0V时，输出逻辑摆幅近似15V。
因此，CMOS集成电路的电压电压利用系数在各类集成电路中指标是较高的。
4、抗干扰能力强CMOS集成电路的电压噪声容限的典型值为电源电压的45%，保证值为电源电压的30%。
随着电源电压的增加，噪声容限电压的绝对值将成比例增加。
对于VDD=15V的供电电压（当VSS=0V时），电路将有7V左右的噪声容限。
5、输入阻抗高CMOS集成电路的输入端一般都是由保护二极管和串联电阻构成的保护网络，故比一般场效应管的输入电阻稍小，但在正常工作电压范围内，这些保护二极管均处于反向偏置状态，直流输入阻抗取决于这些二极管的泄荷电流，通常情况下，等效输入阻抗高达103~1011Ω，因此CMOS集成电路几乎不消耗驱动电路的功率。
6、温度稳定性能好由于CMOS集成电路的功耗很低，内部发热量少，而且，CMOS电路线路结构和电气参数都具有对称性，在温度环境发生变化时，某些参数能起到自动补偿作用，因而CMOS集成电路的温度特性非常好。
一般陶瓷金属封装的电路，工作温度为-55 ~ +125℃；塑料封装的电路工作温度范围为-45 ~ +85℃。
7、扇出能力强扇出能力是用电路输出端所能带动的输入端数来表示的。
由于CMOS集成电路的输入阻抗极高，因此电路的输出能力受输入电容的限制，但是，当CMOS集成电路用来驱动同类型，如不考虑速度，一般可以驱动50个以上的输入端。
CMOS集成门电路
工作原理 在反相器基础上串接 EN = 0 时，VP2 和 VN2 了 PMOS 管 VP2 和 NMOS 导通，呈现低电阻，不影 管 CMOS VN2，它们的栅极分别 响 反相器工作。 受 EN Y =和 A EN 控制。 EN = 1 时，VP2、VN2 均截止，输出端 Y 呈现高 阻态。 因此构成使能端低 电平有效的三态门。
VP1
A Z Y=A VN1
Y
EN
1 0
0 1
截止 导通 VN2
EN
低电平使能的 CMOS 三态输出门
三、CMOS 集成逻辑门使用要点
1. 注意不同系列 CMOS 电路允许的电源电压范围不同， 一般多用 + 5 V。电源电压越高，抗干扰能力也越强。 2. 闲置输入端的处理
不允入电容， 使速度下降，因此工作频率高时不宜这样用。 与门和与非门的闲置输入端可接正电源或高电平； 或门和或非门的闲置输入端可接地或低电平。
[例] 试改正下图电路的错误，使其正常工作。
CMOS 门
悬空 悬空
TTL 门
≥
OD 门
&
EN
(a) 解： CMOS 门
(b) TTL 门
(c) VDD OD 门
(d)
VDD
Ya = AB Yb = A + B
Yc = A
A EN = 1 时 Y d= B EN = 0 时
[例] 试分别采用与非门和或非门实现与门和或门。 解：(1) 用与非门实现与门 因为 Y = AB = AB
回顾旧课：
应用集成门电路时，应注意： (1)由输入电阻确定输入信号
(2)多余输入端的连接
导语：
CMOS集成逻辑门电路是互补金属-氧化物 -半导体场效应管门电路的简称。它的突出优点 是微功耗、高抗干扰能力。在中大规模数字集 成电路中有着广泛的应用。
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tclk tcqmax tcommax tset tskewmax 0
保持时间容限：
tcqmin tcommin thold tskewmax 0
数字集成电路的设计要求
电路的设计当然要以完成电路的功能为基本 要求，但是更重要的目标是实现电路的优化： 电路简化、集成度的提高、成本降低； 电路速度/频率的提高； 设计周期和成本的降低。
反相三态门的实现方案
逻辑模块扇出与驱动能力
在逻辑功能单元内部设计时，可以忽略 连线延迟（电容）； 考虑模块之间的连接时，连线延迟成为
主要延迟因素；
通过减小输出电阻，增加驱动能力，可
以有效减少连线延迟，提高电路速度；
逻辑模块扇出与驱动能力
若某逻辑单元的输出连接线等效电容为200
电路的时序设计
考虑到电路效率，组合逻辑块的输入数量受到 限制，必须进行分级运算；
对于一个组合单元，通常要求一次输入导致的
输出变化稳定之后才能进行下一次输出；
协调各单元输出变化的时间成为电路设计中最
复杂的问题。
电路的时序设计
采用流水线设计方式，将组合分割为小的模块，
各模块之间的数据交换通过寄存器进行，可以
提高电路效率。
电路的时序设计
为了提高电路的性能，时序设计最重要的是处 理好各组合模块的分级问题，使所有模块的处 理时间趋于一致； 同时在设计中需要处理好与寄存器有关的时间 关系。
寄存器（触发器）的基本结构和特点
依靠反馈环形成的正反馈保持数据； 正反馈的建立需要时间：建立时间；
当输入到反馈环中的信号脉冲小于建立时间时， 反馈环会进入亚稳态或振荡状态。
锁存器结构与特点
S-R锁存器（latch）
状态的转换需要时间！
锁存器结构与特点
S-R锁存器（latch）
状态的转换需要时间！
当n个晶体管串联时，宽度应该增加为n倍； 沟道宽度增加时，相关电容和逻辑面积成比 例增加。
一些典型逻辑器件的优化设计
一些典型逻辑器件的优化设计
延迟时间 INV： 12 NAND(n): 10n+2 NOR(n): 11n+1 AOI(2,2): 42 (相当于NAND4) AOI(3,3): 62 (相当于NAND6) 逻辑面积 3 n2+2n 2n2+n 24 48
面积优化与逻辑优化的对比
逻辑面 延 迟 上 升 下 降 积 INV 2/3 时间 时间 时间 12 22 32 42 16 22 42 68 8 22 28 34 NOR2 4/10 NOR3 6/21 NOR4 8/36 23 34 45 11 14 17 44 82 136 逻 辑 延 迟 上升 下 降 面积 时间 时间 时间
在电路设计中，通常希望避免锁存器的出
现。不允许进行将组合电路的输出作为时
钟控制的设计。
触发器结构与特点
D触发器（flip-flop)
2个D锁存器串接形成主从结构，状态互补；
状态只在时钟边沿变化，只传递触发边沿之前的
输入；
只需考虑主锁存器的建立时间问题；
关于建立时间和保持时间
建立时间：
在时钟触发沿之前信号不能变动的时间；
增加反相器实现的同相基本单元 AND2-3，OR2-3；
电路基本单元的结构
采用并行分级实现的单元
对传输结构的分析
采用性能优化时，逻辑面积A=3； 从输入到输出的导通电阻为0.5； 输入/输出电容为18； 设其前后级均为NAND2，插入该传输缓冲对电 路延迟时间的增加为 t 18 1.5 22 0.5 38
连线问题，设计过程相对简单。
面积优化的特点
逻辑单元的逻辑面积就等于该单元所使用的晶
体管数量。
每个输入端的输入电容都等于2；每个输出端
的输出电容等于该输出端直接连接的晶体管数
量乘以3。
面积优化的特点
逻辑单元的输出电阻取决于导通支路上串联晶
体管的数量。
对于N管，导通电阻为1； 对于P管，导通电阻为2。 根据逻辑的不同以及输出电平的不同，输出电 阻会有较大差异。
NAND2 4/8 NAND3 6/15 NAND4 8/24
NAND6 12/48 62
138
46
NOR6 12/78 67
23
276
电路性能优化对扇入的限制
采用小规模单元电路可以提高电路 速度，节约电路资源
电路基本单元的结构
基本单元结构
INV，NAND2-4，NOR2-4，AOI（22）；
电路基本单元的结构
电路通过导通电阻为相关的电容充电和放电
导致的。
若导通电阻为R，连接到输出端上的总电容
为C，则延迟时间可以粗略表达为t=RC。
单元电路的优化
基本单元电路主要指INV，NAND，
NOR，AOI等；
设计优化主要有面积优化和性
能优化两种方案；
面积优化的设计
面积优化设计时，所有晶体管的面积均采用 最小晶体管形式。可以采用预先制备的标准晶 体管阵列形式进行设计，只考虑晶体管之间的
性能优化的设计
性能优化的要点是保持所有逻辑单元的输出
电阻为最小（都等于1），上升时间和下降时
间能够保持一致，在此情况下，延迟时间单纯
取决于逻辑单元的电容。 这一方案可以简化电路性能的设计，同时提 高电路的速度。
性能优化的规则
沟道长度设置为最小尺度，通过调整沟道宽
度使电间触发之前，触发器输入数据需 要保持不变； thold:保持时间；外部时间触发之后，触发器输入数据 需要保持不变；
时序电路的常用时间关系
最小时钟周期关系：
tcqmax tcommax tset max tskewmax tclk
建立时间容限：
保持时间：
在时钟触发沿之后信号不能变动的时间；
关于建立时间和保持时间
对于D触发器端口的时钟沿，只需要考虑建
立时间问题；
由于外部时钟信号需要通过长连线延迟才能
到达触发器端口，就会将内部建立时间分割
为建立时间和保持时间两段。
关于建立时间和保持时间
建立时间+保持时间=内部建立时间； 注意：建立时间可能为负值。
与非门和或非门
典型CMOS基本电路
与或非结构（AOI）
CMOS传输门（TG）电路
采用N晶体管和P晶体管并接构成，两管的栅极
接互补控制电平。
CMOS传输门（TG）电路
异或门 MUX2
基于CMOS传输门（TG）电路
异或门 MUX2
基于CMOS传输门（TG）电路
MUX2 的应用形式
CMOS组合逻辑单元的设计优化
目标：
实现要求的逻辑功能；
减少电路的时间延迟；
降低电路功耗；
提高电路集成度。
最小晶体管
所有设计尺度都采用版图设计规则所能容许
的最小尺度进行设计。
参数表征基本单位：
设定对于NMOS的最小晶体管：沟道宽度W=1，
导通电阻R=1，栅极电容Cg=1，逻辑面积A=1；
单元电路的时间延迟
电路的时间延迟主要是由于随着状态的改变，
数字集成电路的结构特点 （CMOS电路）
MOS晶体管模型
组合逻辑基本结构
逻辑单元的优化设计 组合单元的规模约束问题 时序逻辑的时间关系问题
MOS晶体管模型
典型尺度参数为：
沟道宽度W、沟道长度L，逻辑面积A；
MOS晶体管电学模型
典型参数为： 导通电阻、栅极电容、漏极电容和源极电容
电学参数与尺度参数的关系
在电路单元设计时，为了提高集成度，通常沟
道长度总是希望保持最小值，而沟道宽度却可
以进行加长；
R /W
C W
AW
Cd Cs 3Cg
CMOS基本电路结构
通常采用N网络与P网络互补连接构成：
N网络实现逻辑，并联为“与”，串联为“或”
典型CMOS基本电路
CMOS反相器
典型CMOS基本电路
锁存器结构与特点
S-R锁存器（latch）
当输入信号的持续时间过短时，寄存器无法建 立稳定状态，将会进入振荡状态（亚稳态）！ 输入信号必须脉冲宽度必须大于最小脉冲宽度。
锁存器结构与特点
钟控D锁存器（latch）
通过时钟控制信号控制输入端，当C=0时， 信号不能输入；C=1时，输入总是具有确 定的电平，可以摆脱亚稳态。
时序电路的常用时间关系
tclk 时钟周期；电路能够具有的最短时钟周期； tskew时钟偏斜；各触发器接收到触发信号时刻的偏离 程度；
时序电路的常用时间关系
tcq:触发器传输时间；从外部时钟触发时刻到触发器输 出状态完成改变所需要的时间； tcom:组合延迟时间；从组合逻辑输入变化到产生稳定 输出所需要的时间；
锁存器结构与特点
钟控D锁存器（latch）
C从1转为0可能导致输入信号被切割，使
电路进入亚稳态。
锁存器结构与特点
钟控D锁存器的传输结构
无论导通还是截断期间，只要不在建立时间内 变化，任何尖峰脉冲都不会导致亚稳态。 同样存在建立时间问题！
锁存器结构与特点
锁存器的时钟控制端容易受干扰，任何尖
峰脉冲都可能导致亚稳态；
面积优化的特点
逻辑面积
INV： 2
上升时间
16
下降时间
8
NAND(n):
NOR(n):
2n
2n
6n+10
3n+5
n(3n+5)
2n(3n+5)
AOI(2,2):
AOI(3,3):
8
12
52
94
32
42
假定扇出系数均为1进行计算
面积优化的问题
逻辑单元的输出电阻可以有很大的变化， 导致输出端上升时间和下降时间的不一 致； 不同的逻辑单元也具有不同的输出电阻， 这使电路的时间性能设计显得非常复杂。