D触发器与D锁存器
d锁存器原理
d锁存器原理锁存器（Latch）是数字电路中常用的一种触发器，它可以存储一个比特（Bit）的信息，并且在时钟信号的作用下，可以对存储的信息进行读写操作。
在数字电路中，锁存器被广泛应用于寄存器、存储器、计数器等电路中，是数字系统中的重要组成部分。
本文将介绍锁存器的原理及其在数字电路中的应用。
首先，我们来了解一下锁存器的基本原理。
锁存器由两个互补的门电路构成，一般是由两个与门或两个或门构成。
其中，与门锁存器的输入端是使能端和数据端，当使能端为高电平时，数据端的输入信号可以被锁存器存储；而或门锁存器的输入端是使能端和数据端，当使能端为低电平时，数据端的输入信号可以被锁存器存储。
这两种类型的锁存器都可以实现数据的存储和读取操作。
在数字电路中，锁存器常用于存储器件中，如寄存器和存储器。
在寄存器中，锁存器可以用来存储指令、地址、数据等信息；在存储器中，锁存器可以用来存储临时数据、中间结果等。
此外，锁存器还可以用于构建计数器、状态机等电路，实现数字系统中的各种功能。
除了在数字电路中的应用外，锁存器还常用于时序电路中。
在时序电路中，锁存器可以用来实现数据的同步和延时操作，保证系统的稳定性和可靠性。
此外，锁存器还可以用于控制电路中，实现信号的存储和传递，保证系统的正常运行。
总的来说，锁存器是数字电路中常用的一种触发器，它可以实现数据的存储和读取操作，广泛应用于寄存器、存储器、计数器等电路中。
在数字系统中，锁存器是非常重要的组成部分，对系统的稳定性和可靠性起着至关重要的作用。
希望通过本文的介绍，读者能对锁存器有一个更加深入的理解，并且能够在实际应用中灵活运用锁存器，提高数字系统的性能和可靠性。
锁存器和D触发器
锁存器和D触发器锁存器和D触发器2010-10-05 09：34 D触发器是指由时钟边沿触发的存储器单元，锁存器指一个由信号而不是时钟控制的电平敏感的设备。
锁存器通过锁存信号控制，不锁存数据时，输出端的信号随输入信号变化，就像信号通过缓冲器一样，一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。
锁存器和D触发器实现的逻辑功能基本相同，都是暂存数据。
由与非门搭建的话，锁存器所耗用的逻辑资源比D触发器少，所以使用锁存器有更高的集成度，但锁存器有一下缺点：(1)对毛刺敏感，毛刺信号会传递下去，无异步复位端，不能在芯片上电时处在一个确定的状态；(2)会使静态时序分析变得复杂，可测性不好，不利于设计的可重用，所以当今的ASIC设计中除了CPU这种甚高速电路，一般不提倡使用锁存器；(3)FPGA器件中有大量的D触发器结构而没有锁存器这种现成的结构，使用锁存器会更耗资源，如何避免使用锁存器：(1)时序逻辑电路中，可用带使能端的D触发器实现；(2)在组合进程中赋默认值；(3)对所有输入条件赋输入值，以覆盖所有条件分支(特别是if.else.和case结构)；(4)避免产生组合电路反馈，组合电路反馈会引起精确静态时序分析难以实现等一系列问题。
在有些设计中，不可避免的需要用到锁存器，如在PCI接口设计中要完成PCI规范中对Reset功能的定义。
可以通过多位选择器，有测试模式管脚做选择控制位来使设计是可测试的。
"触发器"泛指一类电路结构,它可以由触发信号(如：时钟,置位,复位等)改变输出状态,并保持这个状态直到下一个或另一个触发信号来到时,触发信号可以用电平或边沿操作.锁存器是触发器的一种应用类型.在CMOS电路中典型的锁存器(LATCH)是由两个反相器和两个数据开关组成,其中输入数据开关在闸门(GATE)电平操作下开启送入数据.当闸门关闭后,另一个数据开关开启,使两个反相器的串联闭合,形成RS触发器类型的正反馈电路,数据保持在这个RS触发器中,以达到锁存的目的,直到下一个闸门周期.由两个这样的锁存器可以级联成主从结构,并执行互补的操作.即前一个送入数据时,后一个保持先前的数据,而前一个锁存数据时,后一个送入这个新数据到输出端.形成一个边沿触发的D触发器,而闸门控制信号成为触发器的时钟.也可以认为D触发器是用时钟边沿锁存数据的,但习惯上不称其为锁存器LATCH.在CMOS芯片内部经常使用锁存器,但是在PCB板级结构上,建议用触发器在时钟边沿上锁存数据.这是因为在锁存器闸门开启期间数据的变化会直接反映到输出端,所以要注意控制闸门信号的脉冲宽度.而对于触发器,只考虑时钟的边沿latch和flip-flop都是时序逻辑，区别为：latch同其所有的输入信号相关，当输入信号变化时latch就变化，没有时钟端；flip-flop受时钟控制，只有在时钟触发时才采样当前的输入，产生输出。
数字逻辑设计-用5种不同方法说明D锁存器与D触发器的功能作用(纯原创)
1)用五种不同的方法描述D锁存器和D触发器的功能；2)锁存器和触发器进入无法预期状态（亚稳态）的原因分析；3)下载D触发器和D锁存器的规格说明PDF，理解动态参数的含义，分析这些定时参数与无法预期状态（亚稳态）的联系；4)对D锁存器和D触发器的功能进行波形仿真分工：1.1此处我们发现了6种方法，分别是功能的文字叙述、功能表、状态转移真值表、特征方程、状态图、时序图，下面进行详细介绍。
方法一：功能的文字叙述●D锁存器：功能分析文字描述：C = 0时，输出状态保持不变；C = 1时，输出随输入状态而改变。
●D触发器：功能分析文字描述：CLK=0时，主锁存器工作，接收输入信号Qm = D；从锁存器不工作，输出Q 保持不变。
CLK=1时，主锁存器不工作，Qm 保持不变；从锁存器工作，将Qm 传送到输方法二：功能表●D锁存器功能表D触发器功能表方法三：状态转移真值表●D锁存器状态转移真值表D触发器状态转移真值表方法四：特征方程●D锁存器特征方程：Q n+1 = D（C=1）●D触发器特征方程：Q n+1 = D方法五：状态图●D锁存器状态图●D锁存器状态图方法六：时序图●D锁存器时序图●D触发器时序图1.2什么是亚稳态：亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。
当一个触发器进入亚稳态引时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。
在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
●锁存器进入亚稳态的原因：⏹对于S-R锁存器：1.当S=R=1，然后同时取消时；2.当S和R端输入信号脉冲宽度过窄时；3.当S和R端输入信号同时取反时；均会出现亚稳态。
⏹对于D触发器：当输入信号脉冲宽度过窄时，会进入亚稳态。
●触发器进入亚稳态的原因：在同步系统中，如果触发器的建立时间（setup time）/保持时间（hold time）不满足要求，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端毛刺、振荡、固定的某一电压值，而不是等于数据输入端D的值。
D触发器原理-D触发器电路图
边沿D 触发器:负跳沿触发的主从触发器工作时，在正跳沿前加入输入信号。
如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。
而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。
这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。
边沿D触发器也称为维持-阻塞边沿D触发器。
电路结构: 该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。
D触发器工作原理:SD 和RD 接至基本RS 触发器的输入端，分别是预置和清零端，低电平有效。
当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。
我们设它们均已加入了高电平，不影响电路的工作。
工作过程如下：1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。
同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。
2.当CP由0变1时触发器翻转。
这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。
Q3=Q5=D，Q4=Q6=D。
由基本RS触发器的逻辑功能可知，Q=D。
3.触发器翻转后，在CP=1时输入信号被封锁。
这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。
Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。
Q4输出端至G6反馈线起到使触发器维持在1状态的作用，称作置1维持线；Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。
因此，该触发器常称为维持-阻塞触发器。
总之，该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发器之称。
下降沿触发D触发器
（5）带异步置位、复位端的边沿触发D触发器
PR DQ CLK Q
❖C L R
异步置位端 异步复位端
5.5 边沿触发的触发器
2. 边沿触发JK触发器
（1）逻辑图
J DQ
K
CQ
CLK
（2）特性方程
（3）逻辑符号
Qn1 D JQn KQn (CP )
Q Q
JQ CLK KQ
5.5 边沿触发的触发器
5.3 电平触发的触发器
2. 电平触发D触发器（D锁存器）
（1）逻辑图
（2）功能表
CP D Qn+1 Qn+1
10 0 1 11 1 0 0x Q Q
（3）特性方程 Qn1 D
（4）逻辑符号
5.4 脉冲触发的触发器
1. 主从SR触发器
（1）逻辑图
5.4 脉冲触发的触发器
（2）功能表 主触发器的状态在CP=1期间均可以发生变化，从触发
JK
00 00 01 01
10 10
11 11
Qn Qn+1
0
0
1
1
0
0
1
0
0
1
1
1
01 10
功能 保持 置0 置1 Qn=Qn
（3）逻辑符号
解决了R=S=1时次 态不确定的情况
5.5 边沿触发的触发器
1. 边沿触发D触发器
（1）逻辑图与时序图
FF1
D
QM DQ
CQ
CLK
LK QM
R S 1
约束条件
5.2 SR锁存器
6. SR锁存器的应用
利用基本RS触发器的记忆功能消除机械开关振动引 起的干扰脉冲。
边沿D_触发器介绍
边沿D 触发器介绍边沿D触发器也称为维持-阻塞边沿D触发器。
负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。
如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。
而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。
这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。
边沿D触发器也称为维持-阻塞边沿D触发器。
电路结构：该触发器由6个与非门组成，其中G1和G2构成基本RS 触发器。
图1 边沿D 触发器的逻辑图和逻辑符号工作原理：S D 和R D 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。
当S D=0且R D=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当S D=1且R D=0时，触发器的状态为0,S D和R D通常又称为直接置1和置0端。
我们设它们均已加入了高电平，不影响电路的工作。
工作过程如下：1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。
同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。
2.当CP由0变1时触发器翻转。
这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。
Q3=Q5=D，Q4=Q6=D。
由基本RS触发器的逻辑功能可知，Q=D。
3.触发器翻转后，在CP=1时输入信号被封锁。
这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。
Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。
Q4输出端至G6反馈线起到使触发器维持在1状态的作用，称作置1维持线；Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。
D触发器原理-D触发器电路图
边沿D触发器:负跳沿触发的主从触发器工作时，在正跳沿前加入输入信号。
如果在CP高电平期间输入端出现干扰信号，那么就有可能使触发器的状态岀错。
而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。
这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。
边沿D触发器也称为维持-阻塞边沿D触发器电路结构：该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。
边沿D触发器的逻辑图和逻辑符号D触发器工作原理SD和RD接至基本RS触发器的输入端，分别是预置和清零端，低电平有效。
当SD=O且RD=1时,不论输入端D 为何种状态，都会使Q=1, Q=0,即触发器置1 ; 当SD=1且RD=O时，触发器的状态为O，SD和RD通常又称为直接置1和置0端。
我们设它们均已加入了高电平，不影响电路的工作。
工作过程如下：1. CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1触发器的状态不变。
同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D Q6=Q5=D2. 当CP由0变1时触发器翻转。
这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。
Q3=Q5=D Q4=Q6=D由基本RS触发器的逻辑功能可知，Q=D3. 触发器翻转后，在CP=1时输入信号被封锁。
这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的，即必定有一个是0,若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用，故该反馈线称为置0维持线,置1阻塞线。
Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。
Q4输出端至G6反馈线起到使触发器维持在1状态的作用，称作置1维持线；Q4输岀至G3输入的反馈线起到阻止触发器置0的作用，称为置0阻塞线。
因此，该触发器常称为维持-阻塞触发器。
D触发器原理D触发器电路图PDF.pdf
边沿D 触发器:负跳沿触发的主从触发器工作时，在正跳沿前加入输入信号。
如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。
而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。
这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。
边沿D触发器也称为维持-阻塞边沿D触发器。
电路结构: 该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。
D触发器工作原理:SD 和RD 接至基本RS 触发器的输入端，分别是预置和清零端，低电平有效。
当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。
我们设它们均已加入了高电平，不影响电路的工作。
工作过程如下：1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。
同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。
2.当CP由0变1时触发器翻转。
这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。
Q3=Q5=D，Q4=Q6=D。
由基本RS触发器的逻辑功能可知，Q=D。
3.触发器翻转后，在CP=1时输入信号被封锁。
这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。
Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。
Q4输出端至G6反馈线起到使触发器维持在1状态的作用，称作置1维持线；Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。
因此，该触发器常称为维持-阻塞触发器。
总之，该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发器之称。